发布一下这两天的成果，用Verilog实现的FPGA定点小数计算，一共有N篇，包括加法、乘法、除法、平方根、平方等……目前加法、乘法已完成调试，除法、平方根和平方等尚未完成……时间仓促，此次博文直接贴程序、RTL结构图和功能仿真波形图，算法原理讲解部分后续有时间在补充……

FPGA定点小数计算（Verilog版）第一篇——加法运算

首先是qadd.v

testbench文件：

用Synplify Pro综合后得到的RTL视图：

ActiveHDL的脚本文件：

ActiveHDL功能仿真波形图：

注：有的人可能已经发现了，哈哈哈。源码来自Opencores，不过本人已修复其中存在的bug……