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利用TCL脚本(do文件)管理仿真流程简明教程(一)ActiveHDL RTL仿真篇

如本篇博文的标题所示,今天要聊的是高级一点的内容:利用TCL脚本(do文件)管理ActiveHDL RTL仿真流程。标题中的(一)表示,后续可能还会继续发布关于ActiveHDL 另外两种仿真流程的TCL脚本控制方法以及Modelsim软件的相关内容。

DDR扫盲——关于prefetch与Burst的深入讨论

首先,简单介绍一下Prefetch技术。所谓prefetch,就是预加载,这是DDR时代提出的技术。在SDR中,并没有这一技术,所以其每一个cell的存储容量等于DQ的宽度(芯片数据IO位宽)。【关于什么是cell(存储单元,可以去看一下,我之前的博文:http://blog.chinaaet.com/justlxy/p/5100051913 )】 进入DDR时代之后,就有了prefetch技术,

认识FPGA触发器的亚稳态

边沿型触发器的输出有两个稳定状态: 高电平或者低电平。为保证可靠操作, 必须要满足触发器的时序要求,也就是我们熟知的建立时间和保持时间。如果输入信号违反了触发器的时序要求, 那么触发器的输出信号就有可能会出现非法状态---亚稳态。亚稳态是一种不稳定状态,在一定时间后, 最终返回到两个稳定状态之一。

1.9、Diamond文件类型介绍

Diamond文件类型介绍

DDR扫盲——single rank与dual-rank

一般来讲,一条内存总线的data宽度是64bits,也就是说总线上有64条道,每条道上一次传送1位数据。DIMM上的每个内存颗粒,提供4位、8位或者16位数据,来组成这64位数据(data word)。提供4位数据的芯片记作x4,提供8位数...

The DDR PHY Interface (DFI) 简单介绍

现代电子系统设计中,经常将DDR内存接口分成内存控制逻辑(MC,Memory Controller)和物理层接口(PHY,Physical Interface)两个部分。这两个部分侧重点不同,往往需要不同的设计技巧和设计经验。随着IP(in...

DDR3中的ODT动态模式详解

首先举一个例子: 早期的DDR(注:DDR2开始支持ODT功能),当向内存写入数据时,如果只有一条内存,那么这条内存就自己进行信号的终结,终结电阻等效为150Ω。如果为两条内存,那么他们会交错的进行信号的 终结。第一个模组工作时,第二个模组进行终结操作,等第二个模组工作时,第一个模组进行终结操作,但等效电阻为75Ω。当有三条内存的时候,三条会交替进 行信号终结,但等效电阻为50Ω。对于省略终端电阻

DDR3中的ODT同步模式详解

昨天简单介绍了一下DDR3的ODT的作用,今天来详细聊一聊ODT的几种操作模式,首先是ODT的同步操作模式,这也时使用最多,最常用的模式。http://blog.chinaaet.com/justlxy/p/5100051969

【转】DDR3中的Write_leveling

1)为了更好的提高信号完整性,DDR3存储模块采用了fly-by的拓扑结构。该拓扑应用于地址、控制、时钟线。Fly-by拓扑能有效减少stub的长度,但是较长的走线带来了CK-CK#与DQS-DQS#间的时延(由于CK-CK#的飞行时间,其...

聊一聊DDR3中的ODT

ODT(On-Die Termination),是从DDR2 SDRAM时代开始新增的功能。其允许用户通过读写MR1寄存器,来控制DDR3 SDRAM中内部的终端电阻的连接或者断开。在DDR3 SDRAM中,ODT功能主要应用于: ·DQ, DQS, DQS# and DM for x4 configuration ·DQ, DQS, DQS#, DM, TDQS and TDQS# for X

DDR3 SDRAM Package Pinout Description

DDR3 SDRAM Package Pinout Description

静态时序分析(STA)中典型路径总结

静态时序分析(STA)中典型路径总结

UDIMM、RDIMM、SODIMM以及LRDIMM的区别

DIMM(Dual Inline Memory Module,双列直插内存模块)与SIMM(single in-line memory module,单边接触内存模组)相当类似,不同的只是DIMM的金手指两端不像SIMM那样是互通的,它们各自独立传输信号,因此可以满足更多数据信号的传送需要。同样采用DIMM,SDRAM的接口与DDR内存的接口也略有不同,SDRAM DIMM为168Pin DIMM

DDR3 Fly-by Routing of clk, command and ctrl

随着数字存储设备数据传输速率越来越快,拓扑结构对于信号质量的影响越来越大,对于DDR3数据传输速率已经达到1600Mbps以上,设计采用fly-by拓扑结构,但是在使用的过程中我们需要注意一些问题,否则会带来严重的信号完整性和时序问题,导致设计跑不到想要的高速率。

DDR扫盲——DDR3基础知识

Burst Length为固定的BC4和BL8,它们在“on the fly”能够和读命令或者写命令通过A12/BC引脚进行选择。