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4.14、静态时序分析之——Diamond时序报告分析简明教程(一)

注:原文作者为小诸葛叶,原文地址:http://www.cnblogs.com/xiaozhuge/p/6442248.html

【转】插入IO寄存器和位置约束---lattice&diamond

原文作者为叶羽法,联系方式:QQ825972925

Lattice Diamond的PMI原语使用简明教程

PMI (Parameterized Module Instantiation) ,即参数模块实例化,是一种便捷的例化Lattice标准Module的方式。从功能实现角度来说,PMI能够实现的,IPexpress(或者Clarity)都能够实现;从使用的角度来说,例化PMI模块,和我们平时例化其他的模块,几乎没有任何区别。

Lattice Video Frame Buffer IP调试笔记

最近几天在Lattice的EVDK开发板上验证调试了Video Frame Buffer的IP,期间遇到一些问题,在大牛的帮助下,终于解决了,今天来分析总结一下。

一个关于Diamond中的Reveal如何选用参考时钟的问题

最近在调试DDR3的时候遇到一个奇怪的问题,经过一段时间的排查定位,最后发现是Reveal引起的,下面来简单地总结一下。

【转】SerDes扫盲

FPGA发展到今天,SerDes(Serializer-Deserializer)基本上是标配了。从PCI到PCI Express, 从ATA到SATA,从并行ADC接口到JESD204, 从RIO到Serial RIO,…等等,都是在借助SerDes来提高性能。SerDes是非常复杂的数模混合设计,用户手册的内容只是描述了森林里面的一棵小树,并不能够解释SerDes是怎么工作的。SerDes怎么

EVDK DDR3 Demo调试笔记(关于VREF的问题)

昨天在调试Lattice EVDK开发板上的DDR3 Demo时,遇到一个莫名其妙的问题,今天来总结一下,并与大家分享。一、问题描述在Demo的顶层文件ddr3_test_top.v中有如下几句话: input test1;outpu...

Diamond使用Clarity生成的IP插入Reveal后无法综合的解决方案

问题描述: 某个工程里面使用了Clarity生成的IP,并直接将Clarity生成的sbx文件导入到工程中。在未使用Reveal功能之前,一切正常。但是当插入Reveal功能时,发现此时使用Synplify Pro综合和报错,说IP的某个文件重复了(而实际上并没有重复),因此综合失败。因为这些文件是必须的,所以解决方式肯定不是删除这些文件。

Diamond无法完成PAR的解决方案

当RTL逻辑较为复杂时,尤其是使用了多个EBR和MULT时,采用Diamond默认的Strategy时,有的时候会无法成功的PAR(P and R, Place and Route),或者PAR的速度特别慢。这个时候,我们可以尝试修改Strategy来解决这一问题。

ECP5 MSPI模式配置Flash出错的解决方法

今天在调试ECP5时,出现一个奇怪的现象,就是无法下载新的配置文件到Flash中了!!!

推荐两个国外的FPGA学习资源网站

第一个是大名鼎鼎的OpenCore,第二个是Jean P. Nicolle的个人分享网站fpga4fun。下面分别简单介绍一下:

推荐几份Verilog的进阶学习资料

如本文标题所示,这些资料并不适合初学者,而是是否有一定基础的学习者,想进一步提高巩固的。资料来自Sunburst Design(一家知名的Verilog&System Verilog(UVM)培训团队),作者为VSG(Verilog Sta...

关于在同一个always块中对同一个变量赋值的讨论

首先感谢某FPGA讨论群(123035845)的大佬(ID:尼奥~,277075738)批评指正!

【转】System Verilog的概念以及与verilog的对比

SystemVerilog是一种硬件描述和验证语言(HDVL),它基于IEEE1364-2001 Verilog硬件描述语言(HDL),并对其进行了扩展,包括扩充了C语言数据类型、结构、压缩和非压缩数组、 接口、断言等等,这些都使得Syst...

聊一聊HDL仿真器基本原理

今天来聊点有意思的东西,FPGA开发者或者数字IC开发者常用的HDL仿真器的基本原理。即Modelsim、ActiveHDL等仿真器的基本原理。