Felix

技术源于积累,成功始于执着!

MIPI扫盲系列博文(目录篇)

把这段时间写的MIPI系列博文做一个整理,方便查阅!!1、

MIPI扫盲——Lattice CSI-2 / DSI DPHY Receiver IP介绍

Clarity提供的MIPI D-PHY IP主要有两种,一种是Module(不需要License),另一种是正式的IP(需要License)。如下图所示:

MIPI扫盲——Lattice CrossLink介绍

CrossLink是Lattice公司近期发布的一款主要面向MIPI接口的,采用40nm工艺制造的FPGA。CrossLink内部拥有1个或者2个MIPI D-PHY的硬核(还可以再使用Soft Core IP再实现一个D-PHY),并支持MIPI DPI、MIPI DBI、MIPI DSI、MIPI CSI-2、SLVS200、SubLVDS、HiSPi、CMOS camera接口等多种协议或者

FPGA定点小数计算(Verilog版)第七篇——平方根倒数运算(使用John Carmack方法)

有一段时间没有写博客了,突然想提前前一段时间挖的坑,所以决定今天来填一下……其实,这一篇原本打算写的是采用牛顿迭代法的平方根运算的博文,现在改为平方根倒数运算,很显然就是之前的尝试失败了……为什么说是失败了呢?主要原因就是相比于其他的求平方...

【转】Verilog 流水线设计(Pipeline)

本文从四部分对流水线设计进行分析,具体如下: 第一部分什么是流水线 第二部分什么时候用流水线设计 第三部分使用流水线的优缺点 第四部分流水线加法器举例

FPGA定点小数计算(Verilog版)第五篇——浮点小数转换为定点小数

用FPGA实现定点运算,相对于浮点运算来说,开销要小很多(时间上和空间上的)。但是在某些特定的场合,如多机协同处理等,要求FPGA的输入数据(或者是输出数据)为浮点形式的数据,这是就需要我们来做一个浮点小数与定点小数之间的转换了。

FPGA定点小数计算(Verilog版)第四篇——定点小数转换为浮点小数

用FPGA实现定点运算,相对于浮点运算来说,开销要小很多(时间上和空间上的)。但是在某些特定的场合,如多机协同处理等,要求FPGA的输入数据(或者是输出数据)为浮点形式的数据,这是就需要我们来做一个浮点小数与定点小数之间的转换了。本文为本次...

FPGA定点小数计算(Verilog版)第三篇——除法运算

定点小数除法运算,相比加法和乘法来说要复杂很多了,但是算法的基本思想还是很简单的。和整数除法类似,算法的核心思想就是,将除法运算转换为移位和减法运算。从具体实现的角度来看,一般有两种方式:

FPGA定点小数计算(Verilog版)第二篇——乘法运算

发布一下这两天的成果,用Verilog实现的FPGA定点小数计算,一共有N篇,包括加法、乘法、除法、浮点定点转换、平方根等……目前加法、乘法已完成调试,除法、浮点定点转换和平方根等尚未完成……时间仓促,此次博文直接贴程序、RTL结构图和功能仿真波形图,算法原理讲解部分后续有时间在补充……

FPGA定点小数计算(Verilog版)第一篇——加法运算

发布一下这两天的成果,用Verilog实现的FPGA定点小数计算,一共有N篇,包括加法、乘法、除法、浮点定点转换、平方根等……目前加法、乘法已完成调试,除法、浮点定点转换和平方根等尚未完成……时间仓促,此次博文直接贴程序、RTL结构图和功能仿真波形图,算法原理讲解部分后续有时间在补充……

关于CORDIC算法中的K值的补充说明

前几天写了一篇关于CORDIC算法的文章,可能关于K值并没有说的特别清楚,今天刚好遇到有人问我这个问题。正好借此机会来详细说明一下。首先,之前的文章是:http://blog.chinaaet.com/justlxy/p/510005227...

聊一聊CORDIC原理与Lattice相关IP使用说明

CORDIC算法最初设计用于使用硬件逻辑解决向量旋转计算的问题。其基本思想是使用迭代的方法,将原本的浮点乘法和三角计算转换为简单的减法、加法、移位和查表等操作,从而大大地提高计算效率。随着FPGA技术的发展,CORDIC算法被越来越多地被应用于FPGA上,来解决一些图像处理,数值计算等领域的问题。

Lattice FPGA中的Ripple Mode之——关于加法器实现的讨论

为什么写这篇博文呢?因为鄙人无意中发现了一个有趣的问题,所以和大家分享一下。其实加法器是很简单的东西,大部分人可能并不注意其在FPGA的具体实现方式。一般情况下,对于简单的加法运算(如三个4bits的数相加),大部分人都是在HDL中直接使用...

4.13、静态时序分析之——关于PAR_ADJ的补充说明

前面的文章中,有提到过(http://blog.chinaaet.com/justlxy/p/5100052121): 一般情况下,使用实际需求的FREQUENCY/PERIOD值作为约束条件是一个很好的习惯和选择。但是也有的场合,需要将约束设置得高一点,以测试当前的设计的最高性能等参数。此时,设计者在设置时钟约束的时候,可以使用PAR_ADJ选项,以避免过约束带来的问题。

在Lattice当实习生是一种怎样的体验

首先,介绍一下我的个人背景。本科毕业于江苏省某普通一本院校,期间因为参加过一些竞赛,也获得一些奖项,然后被保送到上海某211高校继续攻读硕士研究生。对于FPGA,说会也不算是会,说不会吧,也了解那么一些东西。之前接触的基本都是Altera的...