Lattice CrossLink-NX/Certus-NX FPGA 对PCIe的支持
本文主要介绍Lattice近期发布的两款芯片对PCIe协议的支持，以及相关IP的使用方法和注意事项。
发表于 7/3/2020 9:04:42 AM
阅读（6135）
Synplify Pro的RTL视图与Technology视图以及优化分析
在进行Verilog/VHDL Coding的时候，很多人喜欢先通过检查设计的RTL视图是否符合预期，然后在通过功能仿真和时序仿真来验证设计的功能正确性。
以Lattice Diamond/Radiant 开发工具中集成的Synplify Pro为例，用户可以在弹出的Synplify Pro的界面中的HDL-Analyst->RTL打开RTL视图（综合完成之后）。
发表于 1/8/2020 3:00:32 PM
阅读（3818）
ECP5/ECP5-5G SerDes复位解读
这篇文章将详细地聊一聊ECP5/ECP5-5G SerDes的复位结构，以及需要的注意事项。考虑到SerDes/PCS是整个FPGA中最为复杂的数模混合设计，其对上电/复位顺序有着严格的要求。为了方便用户快速使用SerDes，而不用过多的去...
发表于 11/1/2019 9:57:19 AM
阅读（2821）
ECP5/ECP5-5G SerDes基本特性介绍
ECP5/ECP5-5G的SerDes和ECP3系列的SerDes结构上很像，但是相比于ECP3系列做了一些优化。ECP3采用的是65nm工艺，而ECP5则是40nm的工艺，因此ECP5 SerDes的功耗要相对较低。ECP3的SerDes...
发表于 10/31/2019 1:59:09 PM
阅读（3122）
ECP5/ECP5-5G SerDes硬件设计注意事项（二）
上面一篇文章讲到，SerDes的VCCA对电源的质量要求非常高，用户应当尽可能的避免供给VCCA的电源存在较大的噪声。然而，除了这一点，用户还需要考虑来自PCB上的其他噪声源，比如VCCA走线附近的噪声源，甚至是FPGA内部的噪声源。本文将...
发表于 10/31/2019 10:55:25 AM
阅读（2857）
ECP5/ECP5-5G SerDes硬件设计注意事项（一）
Lattice ECP5/ECP5-5G的SerDes和前几代产品ECP3/ECP2M/SCM有较大的差异，在硬件设计时，应当注意ECP5/ECP5-5G SerDes的硬件设计需求，不可以直接照搬之前ECP3的设计，或者其他厂商的相关设计。
发表于 10/30/2019 4:42:39 PM
阅读（3417）
Sub-LVDS介绍以及Lattice FPGA对Sub-LVDS的支持
SubLVDS是LVDS技术在Camera接口上的一种应用，相比于标准的LVDS信号，SubLVDS的电压更低（共模电压1.8V，差模电压150mV）。目前，SubLVDS技术在Sony的Camera/Sensor中比较常见，主要传输的数据...
发表于 7/11/2019 2:09:24 PM
阅读（11602）
扩频时钟（SSC）概念以及Lattice FPGA对扩频时钟的支持
由于FCC、IEC等规定电子产品的EMI辐射不能超出一定的标准。因此电路设计者需要从多个角度来思考如何降低系统的EMI辐射，如进行合理的PCB布线、滤波、屏蔽等。由于信号的辐射主要是由于信号的能量过于集中在其载波频率位置，导致信号的能量在某一频点位置处的产生过大的辐射发射。因此为了进一步有效的降低EMI辐射，芯片厂家在设计芯片时也给容易产生EMI的信号增加了SSC（Spread Spectrum
发表于 6/8/2019 4:19:13 PM
阅读（11642）
数字电路中的分布式算法（Distributed Arithmetic，DA）
分布式算法（Distributed Arithmetic，DA）是一种专门针对乘加运算而优化的运算方法。与传统算法相比，分布式算法可以极大地减少硬件电路规模，很容易实现流水线处理，提高电路的执行速度。而这正是很多数字系统所极力追求的目标，正所谓“鱼与熊掌有的时候也可以兼得也！”。
发表于 11/27/2018 4:42:42 PM
阅读（5015）
【转】FPGA时序优化的几种方法
衡量FPGA设计的两个重要指标是吞吐率和延迟。
吞吐率：指系统每一个时钟周期内能够处理的数据数量，为了获得更高的吞吐率就需要减少组合逻辑延迟，在组合逻辑中间插入寄存器，也就是流水线设计。
延迟：指数据从输入系统到输出系统总共需要的时间，为了获得更短的延迟，可以减少组合逻辑延迟，或者删减路径上的寄存器，第二种方法显然不利于系统获得更好的性能。
发表于 10/14/2018 7:02:16 PM
阅读（4688）
Lattice Diamond EPIC工具使用简明教程（一）
由于部分复杂IP中包含了PLL等基础的Module，用户在调用（例化）这些复杂的IP时，一般不可以直接去修改其中包含的Module的配置参数，这些配置参数是由IP工具自动产生的。但是，在某些特殊的情况下，用户可能对IP工具自动产生的配置参数...
发表于 9/5/2018 2:29:59 PM
阅读（4024）
Lattice FPGA 7:1 LVDS 接口
包括多个数据位和时钟的源同步接口已经成为电子系统中移动图像数据的常用方法。一个通用的标准是7:1 LVDS接口（用于通道连接，扁平电缆连接和摄像机连接），这已成为许多电子产品，包括消费电子设备、工业控制、医疗，汽车远程信息处理中的通用标准。如Sony的ECX337 OLED采用的就是7:1 LVDS的接口。7:1 LVDS信号示意图如下：
发表于 7/3/2018 3:59:37 PM
阅读（6576）
PCIe扫盲——Lattice ECP3/ECP5 SerDes简介
FPGA发展到今天，SerDes (Serializer - Deserializer) 基本上是标配了。从PCI到PCI Express，从ATA到SATA，从并行ADC接口到JESD204，从RIO到Serial RIO，……等等，都是...
发表于 6/3/2018 7:02:41 PM
阅读（14577）
FPGA定点小数计算（四）——平方根倒数
0 引言在图像处理及3D图形编程时，经常要求解特征向量的长度或者将向量归一化，其中尤为关键的运算便是平方根倒数运算。而开平方根运算与倒数运算都是很复杂的过程，如果将平方根倒数运算分为这两个步骤则需要更多的时间开销和空间开销。而采用常规的浮点...
发表于 5/13/2018 2:46:08 PM
阅读（6234）
FPGA定点小数计算（三）——定点与浮点的转换
0 引言前面的文章中介绍了定点小数的基本格式，乘法和除法运算等。我们知道，定点小数具有消耗资源少，运算速度快等优势；同时也有动态范围小，容易数值溢出等缺陷。虽然定点小数可以满足一些场合下的运算需求，但是对于雷达成像，医学成像，高精度数据采集...
发表于 5/13/2018 2:44:22 PM
阅读（6413）
