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扩频时钟(SSC)概念以及Lattice FPGA对扩频时钟的支持

由于FCC、IEC等规定电子产品的EMI辐射不能超出一定的标准。因此电路设计者需要从多个角度来思考如何降低系统的EMI辐射,如进行合理的PCB布线、滤波、屏蔽等。由于信号的辐射主要是由于信号的能量过于集中在其载波频率位置,导致信号的能量在某一频点位置处的产生过大的辐射发射。因此为了进一步有效的降低EMI辐射,芯片厂家在设计芯片时也给容易产生EMI的信号增加了SSC(Spread Spectrum

数字电路中的分布式算法(Distributed Arithmetic,DA)

分布式算法(Distributed Arithmetic,DA)是一种专门针对乘加运算而优化的运算方法。与传统算法相比,分布式算法可以极大地减少硬件电路规模,很容易实现流水线处理,提高电路的执行速度。而这正是很多数字系统所极力追求的目标,正所谓“鱼与熊掌有的时候也可以兼得也!”。

【转】FPGA时序优化的几种方法

衡量FPGA设计的两个重要指标是吞吐率和延迟。 吞吐率:指系统每一个时钟周期内能够处理的数据数量,为了获得更高的吞吐率就需要减少组合逻辑延迟,在组合逻辑中间插入寄存器,也就是流水线设计。 延迟:指数据从输入系统到输出系统总共需要的时间,为了获得更短的延迟,可以减少组合逻辑延迟,或者删减路径上的寄存器,第二种方法显然不利于系统获得更好的性能。

Lattice Diamond EPIC工具使用简明教程(一)

由于部分复杂IP中包含了PLL等基础的Module,用户在调用(例化)这些复杂的IP时,一般不可以直接去修改其中包含的Module的配置参数,这些配置参数是由IP工具自动产生的。但是,在某些特殊的情况下,用户可能对IP工具自动产生的配置参数...

Lattice FPGA 7:1 LVDS 接口

包括多个数据位和时钟的源同步接口已经成为电子系统中移动图像数据的常用方法。一个通用的标准是7:1 LVDS接口(用于通道连接,扁平电缆连接和摄像机连接),这已成为许多电子产品,包括消费电子设备、工业控制、医疗,汽车远程信息处理中的通用标准。如Sony的ECX337 OLED采用的就是7:1 LVDS的接口。7:1 LVDS信号示意图如下:

PCIe扫盲——Lattice ECP3/ECP5 SerDes简介

FPGA发展到今天,SerDes (Serializer - Deserializer) 基本上是标配了。从PCI到PCI Express,从ATA到SATA,从并行ADC接口到JESD204,从RIO到Serial RIO,……等等,都是...

FPGA定点小数计算(四)——平方根倒数

0 引言在图像处理及3D图形编程时,经常要求解特征向量的长度或者将向量归一化,其中尤为关键的运算便是平方根倒数运算。而开平方根运算与倒数运算都是很复杂的过程,如果将平方根倒数运算分为这两个步骤则需要更多的时间开销和空间开销。而采用常规的浮点...

FPGA定点小数计算(三)——定点与浮点的转换

0 引言前面的文章中介绍了定点小数的基本格式,乘法和除法运算等。我们知道,定点小数具有消耗资源少,运算速度快等优势;同时也有动态范围小,容易数值溢出等缺陷。虽然定点小数可以满足一些场合下的运算需求,但是对于雷达成像,医学成像,高精度数据采集...

FPGA定点小数计算(二)——除法运算

0 引言在四则运算中,除法最为复杂,在时间上和空间上的开销都比较大。因此很多算法都极力避免进行除法运算,或者采用其他的方案来代替除法运算。但是,除法运算作为基本的四则运算之一,在很多情况下依旧是不可避免的。近年来,陆续出现了很多种除法实现算...

FPGA定点小数计算(一)

所谓定点小数,就是小数点固定地隐含在某一位置上的数据。的位置是固定的。我们是要用整数来表示定点小数,由于小数点的位置是固定的,所以就没有必要储存它(如果储存了小数点的位置,那就是浮点数了)。既然没有储存小数点的位置,那么计算机当然就不知道小...

FPGA定点小数计算(零)

首先,说明一下,这一系列的博文是对之前一段时间写的几篇文章的一个整理,在原有文章的基础上添加一些基本的理论。优化文章结构等。

一种借助EBR实现数据延时的方法

数据延时线(Delay Line)在数字信号处理中具 有广泛的应用,例如FIR滤波器设计中就会需要用到数据延时线。实际上,在绝大部分的Pipeline设计中都会需要用到数据延时。本文介绍一种基于EBR(Embedded Block RAM,Xilinx叫做BRAM,Altera叫做Embedded memory)的数据延时的实现方法。

聊一聊数字电路中时钟抖动(Jitter)

随着通信系统中的时钟速率迈入GHz级,抖动这个在模拟设计中十分关键的因素,也开始在数字设计领域中日益得到人们的重视。在高速系统中,时钟或振荡器波形的时序误差会限制一个数字I/O接口的最大速率。不仅如此,它还会导致通信链路的误码率增大,甚至限...

【转】JESD204标准解析,为什么我们要重视它?

一种新的转换器接口的使用率正在稳步上升,并且有望成为未来转换器的协议标准。这种新接口——JESD204——诞生于几年前,其作为转换器接口经过几次版本更新后越来越受瞩目,效率也更高。随着转换器分辨率和速度的提高,对更高效率接口的需求也随之增长...

静态时序分析之——Diamond时序报告分析简明教程(一)

注:原文作者为小诸葛叶,原文地址:http://www.cnblogs.com/xiaozhuge/p/6442248.html