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Lattice FPGA 7:1 LVDS 接口

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包括多个数据位和时钟的源同步接口已经成为电子系统中移动图像数据的常用方法。一个通用的标准是7:1 LVDS接口(用于通道连接,扁平电缆连接和摄像机连接),这已成为许多电子产品,包括消费电子设备、工业控制、医疗,汽车远程信息处理中的通用标准。如Sony的ECX337 OLED采用的就是7:1 LVDS的接口。7:1 LVDS信号示意图如下:

image.png

Lattice的ECP系列(ECP3,ECP5等),MachXO系列(XO2、XO3等)以及CrossLink等器件都支持7:1 LVDS的接口。下面以ECP5为例,简单的聊一聊Lattice的7:1 LVDS接口。

Lattice的7:1 LVDS是基于Generic DDR接口,并借助相关的同步逻辑和时钟分频逻辑实现。接收端的接口要稍微复杂一点,在发送端的基础上,还需要一个PLL和字同步逻辑。

1、Lattice 7:1 LVDS发送端结构

Lattice 7:1 LVDS发送端结构如下图所示,

image.png

其中ECLK是SCLK频率的3.5倍,REFCLK与ECLK频率相同,CLKOUT是ECLK的3.5分频。以REFCLK为141.75MHz为例,则ECLK为141.75MHz,SCLK和CLKOUT为40.5MHz。单条数据Lane的速率为:ECLK*2=141.75M*2=283.5Mbps。(注,乘2,是因为DDR)

需要注意的是SCLK只能走主时钟网络(Primary Nets)。


2、Lattice 7:1 LVDS接收端结构

Lattice 7:1 LVDS接收端结构如下图所示:

image.png

接收端在发送端的基础上,增加了EHXPLL和字同步逻辑等,其他结构和发送端完全相同。

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