扩频时钟（SSC）概念以及Lattice FPGA对扩频时钟的支持
由于FCC、IEC等规定电子产品的EMI辐射不能超出一定的标准。因此电路设计者需要从多个角度来思考如何降低系统的EMI辐射，如进行合理的PCB布线、滤波、屏蔽等。由于信号的辐射主要是由于信号的能量过于集中在其载波频率位置，导致信号的能量在某一频点位置处的产生过大的辐射发射。因此为了进一步有效的降低EMI辐射，芯片厂家在设计芯片时也给容易产生EMI的信号增加了SSC（Spread Spectrum
发表于 6/8/2019 4:19:13 PM
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Lattice FPGA 7:1 LVDS 接口
包括多个数据位和时钟的源同步接口已经成为电子系统中移动图像数据的常用方法。一个通用的标准是7:1 LVDS接口（用于通道连接，扁平电缆连接和摄像机连接），这已成为许多电子产品，包括消费电子设备、工业控制、医疗，汽车远程信息处理中的通用标准。如Sony的ECX337 OLED采用的就是7:1 LVDS的接口。7:1 LVDS信号示意图如下：
发表于 7/3/2018 3:59:37 PM
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一种借助EBR实现数据延时的方法
数据延时线（Delay Line）在数字信号处理中具
有广泛的应用，例如FIR滤波器设计中就会需要用到数据延时线。实际上，在绝大部分的Pipeline设计中都会需要用到数据延时。本文介绍一种基于EBR（Embedded Block RAM，Xilinx叫做BRAM，Altera叫做Embedded memory）的数据延时的实现方法。
发表于 3/11/2018 8:33:24 PM
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ECP5 MSPI模式配置Flash出错的解决方法
今天在调试ECP5时，出现一个奇怪的现象，就是无法下载新的配置文件到Flash中了！！！
发表于 12/14/2017 2:17:13 PM
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推荐两个国外的FPGA学习资源网站
第一个是大名鼎鼎的OpenCore，第二个是Jean P. Nicolle的个人分享网站fpga4fun。下面分别简单介绍一下：
发表于 12/8/2017 2:33:19 PM
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Lattice FPGA中的Ripple Mode之——关于加法器实现的讨论
为什么写这篇博文呢？因为鄙人无意中发现了一个有趣的问题，所以和大家分享一下。其实加法器是很简单的东西，大部分人可能并不注意其在FPGA的具体实现方式。一般情况下，对于简单的加法运算（如三个4bits的数相加），大部分人都是在HDL中直接使用...
发表于 9/18/2017 10:52:42 AM
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【转】认识FPGA触发器的亚稳态
边沿型触发器的输出有两个稳定状态: 高电平或者低电平。为保证可靠操作, 必须要满足触发器的时序要求，也就是我们熟知的建立时间和保持时间。如果输入信号违反了触发器的时序要求, 那么触发器的输出信号就有可能会出现非法状态---亚稳态。亚稳态是一种不稳定状态,在一定时间后, 最终返回到两个稳定状态之一。
发表于 8/14/2017 12:31:58 PM
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【转】简述单口RAM、伪双口RAM、双口RAM与FIFO的区别
单口RAM与双口RAM的区别在于，单口RAM只有一套地址总线和数据总线，因此读写不能同时进行。而双口RAM有两套地址总线和数据总线，读写可以同时进行。FIFO读写可以同时进行，可以看做双口。双口RAM分为伪双口RAM（Xilinx称为Sim...
发表于 7/31/2017 2:52:10 PM
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Lattice ECP3中的Programmable Slew Rate介绍
首先介绍一下什么是Slew Rate。Slew Rate即为压摆率，可以理解为1微秒或者1纳秒等时间里电压升高的幅度，单位可以为V/s，mV/ns，mV/ps和μV/ps等。
在Lattice ECP3系列的FPGA中，Slew Rate可以配置为两种模式（速度等级）：SLOW（默认值）或者FAST。（印象中，Altera 的Cyclone系列好像有四个速度等级）
发表于 7/31/2017 1:51:00 PM
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简述DLL与PLL的区别
在学习Lattice ECP3系列FPGA时，发现芯片内部集成了两个DLL和10个PLL。PLL一般可以用来分频，倍频、相位调整，而DLL也可以做到这些基本功能，那么他们之间到底有什么区别呢？下面来做一个简要的分析与总结。
发表于 7/26/2017 4:40:16 PM
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