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技术源于积累,成功始于执着!

一种Low Latency的整数除法器设计

之前写过两篇关于除法器的文章了(http://blog.chinaaet.com/justlxy/p/5100052322和http://blog.chinaaet.com/justlxy/p/5100052068),今天来介绍一种全新的设计思想,这种设计的优势是可以用较少的资源同时实现高速度、低Latency的要求。与此同时,其缺点也很明显,只适用于除数位宽比较低的情况(比如1~8bits)。

推荐几份Verilog的进阶学习资料

如本文标题所示,这些资料并不适合初学者,而是是否有一定基础的学习者,想进一步提高巩固的。资料来自Sunburst Design(一家知名的Verilog&System Verilog(UVM)培训团队),作者为VSG(Verilog Sta...

关于在同一个always块中对同一个变量赋值的讨论

首先感谢某FPGA讨论群(123035845)的大佬(ID:尼奥~,277075738)批评指正!

【转】System Verilog的概念以及与verilog的对比

SystemVerilog是一种硬件描述和验证语言(HDVL),它基于IEEE1364-2001 Verilog硬件描述语言(HDL),并对其进行了扩展,包括扩充了C语言数据类型、结构、压缩和非压缩数组、 接口、断言等等,这些都使得Syst...

一个Testbench中如何处理双向IO(inout)的例子

举一个简单的例子:

推荐一本书——Digital Logic Design Using Verilog

昨天无意中发现一本书,花了几个小时仔细阅读了一下,感觉还不错,推荐给大家。这个本书的风格和杭州电子科技大学的潘松老师出的《EDA技术实用教程——Verilog_HDL版》的风格比较相像,不是一本单纯的Verilog语法书,而是用很多简单的例子来分析Verilog的语法特性。书的作者是一个印度人,分别在Shivaji University(希瓦吉大学)和Indian Institute of Tec

FPGA定点小数计算(Verilog版)第六篇——平方根运算(查表法)

好久之前挖的坑,今天终于给填上了,本文所介绍的平方根运算的VHDL源码来自OpenCore,有兴趣的可以自行下载阅读。本想直接找一个Verilog版本的,来参考参考的,结果找了好久都没有找到……于是乎,花了两天时间补习了一波VHDL,勉强能够看懂写的是嘛意思了……至于VHDL,实在是无力吐槽了,太变态了,还是Verilog好,哈哈哈……

FPGA定点小数计算(Verilog版)第七篇——平方根倒数运算(使用John Carmack方法)

有一段时间没有写博客了,突然想提前前一段时间挖的坑,所以决定今天来填一下……其实,这一篇原本打算写的是采用牛顿迭代法的平方根运算的博文,现在改为平方根倒数运算,很显然就是之前的尝试失败了……为什么说是失败了呢?主要原因就是相比于其他的求平方...

【转】Verilog 流水线设计(Pipeline)

本文从四部分对流水线设计进行分析,具体如下: 第一部分什么是流水线 第二部分什么时候用流水线设计 第三部分使用流水线的优缺点 第四部分流水线加法器举例

FPGA定点小数计算(Verilog版)第五篇——浮点小数转换为定点小数

用FPGA实现定点运算,相对于浮点运算来说,开销要小很多(时间上和空间上的)。但是在某些特定的场合,如多机协同处理等,要求FPGA的输入数据(或者是输出数据)为浮点形式的数据,这是就需要我们来做一个浮点小数与定点小数之间的转换了。

FPGA定点小数计算(Verilog版)第四篇——定点小数转换为浮点小数

用FPGA实现定点运算,相对于浮点运算来说,开销要小很多(时间上和空间上的)。但是在某些特定的场合,如多机协同处理等,要求FPGA的输入数据(或者是输出数据)为浮点形式的数据,这是就需要我们来做一个浮点小数与定点小数之间的转换了。本文为本次...

FPGA定点小数计算(Verilog版)第三篇——除法运算

定点小数除法运算,相比加法和乘法来说要复杂很多了,但是算法的基本思想还是很简单的。和整数除法类似,算法的核心思想就是,将除法运算转换为移位和减法运算。从具体实现的角度来看,一般有两种方式:

FPGA定点小数计算(Verilog版)第二篇——乘法运算

发布一下这两天的成果,用Verilog实现的FPGA定点小数计算,一共有N篇,包括加法、乘法、除法、浮点定点转换、平方根等……目前加法、乘法已完成调试,除法、浮点定点转换和平方根等尚未完成……时间仓促,此次博文直接贴程序、RTL结构图和功能仿真波形图,算法原理讲解部分后续有时间在补充……

FPGA定点小数计算(Verilog版)第一篇——加法运算

发布一下这两天的成果,用Verilog实现的FPGA定点小数计算,一共有N篇,包括加法、乘法、除法、浮点定点转换、平方根等……目前加法、乘法已完成调试,除法、浮点定点转换和平方根等尚未完成……时间仓促,此次博文直接贴程序、RTL结构图和功能仿真波形图,算法原理讲解部分后续有时间在补充……

聊一聊FPGA中除法器的设计(VerilogHDL篇)

其实除法器并不是什么新鲜玩意了,网上关于除法器的博文也多了去了,也有好几种设计方法。有的挺实用,有的应用范围很有限,很难应用于大规模的程序设计中。今天要介绍的也表示什么高级算法,网上之前也有很多人讨论过了,不过基本上都是抄来抄去,有的里面甚至还存在错误,有的只是跑了遍功能仿真,提供的程序也存在较多的错误或者不合理的地方。其实,我也没干什么事,只是把前人的结果总结整理了一遍,把相关的程序规范了一下,