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一种Low Latency的整数除法器设计

之前写过两篇关于除法器的文章了(http://blog.chinaaet.com/justlxy/p/5100052322和http://blog.chinaaet.com/justlxy/p/5100052068),今天来介绍一种全新的设计思想,这种设计的优势是可以用较少的资源同时实现高速度、低Latency的要求。与此同时,其缺点也很明显,只适用于除数位宽比较低的情况(比如1~8bits)。