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推荐一本书——Digital Logic Design Using Verilog

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昨天无意中发现一本书,花了几个小时仔细阅读了一下,感觉还不错,推荐给大家。这个本书的风格和杭州电子科技大学的潘松老师出的《EDA技术实用教程——Verilog_HDL版》的风格比较相像,不是一本单纯的Verilog语法书,而是用很多简单的例子来分析Verilog的语法特性。书的作者是一个印度人,分别在Shivaji University(希瓦吉大学)和Indian Institute of Technology Bombay(印度理工学院孟买分校)取的学士和硕士学位。

个人觉得,本书适合与有一定的英语基础的Verilog初学者,或者是上完了学校的Verilog相关课程的童鞋想进一步巩固并提升一下自己的英语阅读能力的。总体来说,阅读起来难度很小,通过英语六级的童鞋读起来应该基本上没什么压力的,要比阅读IEEE的Verilog规范文档简单一些。

书的封面如下:

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书由Springer Indian出版,整体来说还是很不错的,尤其是第十一章的静态时序分析和地十三章的跨时钟域设计,写的还是很清晰,简单易懂。而且,目前国内很多的教材都忽略掉了这一部分。

 书的目录如下:

image.png

因为文件大小超出了附件的大小限制,所以就不上传了,有兴趣的可以联系我索取该书的电子版(非扫描版,带书签哦!)

justlxy@mail.dhu.edu.cn