Felix

技术源于积累,成功始于执着!

聊一聊CORDIC原理与Lattice相关IP使用说明

CORDIC算法最初设计用于使用硬件逻辑解决向量旋转计算的问题。其基本思想是使用迭代的方法,将原本的浮点乘法和三角计算转换为简单的减法、加法、移位和查表等操作,从而大大地提高计算效率。随着FPGA技术的发展,CORDIC算法被越来越多地被应用于FPGA上,来解决一些图像处理,数值计算等领域的问题。

【转】JESD204B概述

JED204B是什么?一种新型的基于高速SERDES的ADC/DAC数据传输接口。ADC/DAC的采样速率变得越来越高,数据的吞吐量越来越大,对于500MSPS以上的ADC/DAC,动辄就是几十个G的数据吞吐率,...

Lattice FPGA中的Ripple Mode之——关于加法器实现的讨论

为什么写这篇博文呢?因为鄙人无意中发现了一个有趣的问题,所以和大家分享一下。其实加法器是很简单的东西,大部分人可能并不注意其在FPGA的具体实现方式。一般情况下,对于简单的加法运算(如三个4bits的数相加),大部分人都是在HDL中直接使用...

4.13、静态时序分析之——关于PAR_ADJ的补充说明

前面的文章中,有提到过(http://blog.chinaaet.com/justlxy/p/5100052121): 一般情况下,使用实际需求的FREQUENCY/PERIOD值作为约束条件是一个很好的习惯和选择。但是也有的场合,需要将约束设置得高一点,以测试当前的设计的最高性能等参数。此时,设计者在设置时钟约束的时候,可以使用PAR_ADJ选项,以避免过约束带来的问题。

在Lattice当实习生是一种怎样的体验

首先,介绍一下我的个人背景。本科毕业于江苏省某普通一本院校,期间因为参加过一些竞赛,也获得一些奖项,然后被保送到上海某211高校继续攻读硕士研究生。对于FPGA,说会也不算是会,说不会吧,也了解那么一些东西。之前接触的基本都是Altera的...

4.12、静态时序分析工具介绍(Lattice Timing Analysis View篇)

今天,来聊一聊本次连载博文的最后一个内容(至少暂时是最后一篇)——Lattice的静态时序分析工具介绍,Lattice Timing Analysis View。其实Timing Analysis View也不是什么高级的玩意,基本上就是把PAR TRACE的Report搞成了一个GUI的形式,同时新增了一些横friendly的功能。个人而言,还是非常喜欢这个分析工具的,主要有如下几个方面:

4.11、静态时序分析的基本流程(Lattice Diamond篇)

如题,这篇博文来简单地聊一聊使用Lattice的IDE Diamond进行静态时序分析的一般步骤。

4.10、静态时序分析之——如何编写有效地时序约束(五)

不知不觉,就第十篇了……所以决定偷个懒……这一篇直接就是英文的复制粘贴过来了……

4.9、静态时序分析之——如何编写有效地时序约束(四)

这篇文章主要介绍三个内容,分别是: |-7、Timing Exception 1 — MULTICYCLE |-8、Clock over-constrained |-9、Timing Exception 2 — False Paths

4.8、静态时序分析之——如何编写有效地时序约束(三)

例子依然是(一)中给出的例子,这篇博文主要聊的是 |-4、INPUT_SETUP |-5、CLOCK_TO_OUT |-6、CLKSKEWDIFF 这三个方面。

4.7、静态时序分析之——如何编写有效地时序约束(二)

如题,这篇仍然使用的是上一篇所介绍的那个例子,主要分析的是两种案例: ​Insufficient FREQUENCY preference & Sufficient FREQUENCY preference,即不充分的频率约束和充分的频率约束。

4.6、静态时序分析之——如何编写有效地时序约束(一)

前面的几篇讲了静态时序分析一些基本概念等内容,接下来将以一个实际的例子来简单地介绍一下使用Lattice Diamond IDE进行静态时序分析的几种基本案例。此部分博文主要翻译自Lattice的一篇叫做Timing Closure的文章(在Diamond的Start Page的页面中就可以找到),有兴趣的可以自己去下载阅读。

4.5、Under-Constraining与Over-Constraining

如题,这篇博文主要讨论的内容为Under-Constraining与Over-Constraining,即欠约束和过约束。

4.4、综合过程中的时序约束技巧(Synplify Pro篇)

如题所示,这篇博文主要介绍一下综合过程中的一些时序约束技巧,具体的综合工具为Synplify Pro(LSE可能会在后面的博文介绍,可能……)。总的来说,Synplify Pro是一款功能非常强大的第三方综合工具,也是业界公认综合效率最高,最好用的综合工具,几乎所有的FPGA厂商都支持Synplify Pro。Lattice在其IDE Diamond中集成了Synplify Pro(For Lat

4.3、静态时序分析之——如何计算时序参数

这一篇文章将通过一个简单的例子来介绍一下如何计算时序参数(Timing Requirements)。 在介绍例子之前,先讲一些基本的东西:一般情况下,在FPGA的设计过程中有三种类型的速度要求。分别是运行速度要求(Timing requirement)、数据传输速率要求(Throughput)以及数据潜伏期(Latency,很多人把他简单的翻译为延时,其实是不恰当的,因为Latency是和Del