Felix

技术源于积累,成功始于执着!

静态时序分析(STA)中典型路径总结

静态时序分析(STA)中典型路径总结

UDIMM、RDIMM、SODIMM以及LRDIMM的区别

DIMM(Dual Inline Memory Module,双列直插内存模块)与SIMM(single in-line memory module,单边接触内存模组)相当类似,不同的只是DIMM的金手指两端不像SIMM那样是互通的,它们各自独立传输信号,因此可以满足更多数据信号的传送需要。同样采用DIMM,SDRAM的接口与DDR内存的接口也略有不同,SDRAM DIMM为168Pin DIMM

DDR3 Fly-by Routing of clk, command and ctrl

随着数字存储设备数据传输速率越来越快,拓扑结构对于信号质量的影响越来越大,对于DDR3数据传输速率已经达到1600Mbps以上,设计采用fly-by拓扑结构,但是在使用的过程中我们需要注意一些问题,否则会带来严重的信号完整性和时序问题,导致设计跑不到想要的高速率。

DDR扫盲——DDR3基础知识

Burst Length为固定的BC4和BL8,它们在“on the fly”能够和读命令或者写命令通过A12/BC引脚进行选择。

DDR扫盲——DDR与DDR2、DDR3的区别

DDR2与DDR的区别 1、速率与预取量 DDR2的实际工作频率是DDR的两倍,DDR2内存拥有两倍于标准DDR内存的4bit预期能力。 2、封装与电压 DDR封装为TSOPII,DDR2封装为FBGA;DDR的标准电压为2.5V,DDR2...

DDR扫盲——DDR的特性分析

存储原理存储原理示意图:行选与列选信号将使存储电容与外界间的传输电路导通,从而可进行放电(读取)与充电(写入)。另外,图中刷新放大器的设计并不固定,目前这一功能被并入读出放大器(Sense Amplifier ,简称S-AMP);

DDR扫盲——DDR中的名词解析

RAS: Row Address Strobe,行地址选通脉冲;CAS: Column Address Strobe,列地址选通脉冲;tRCD: RAS to CAS Delay,RAS至CAS延迟;CL: CAS ...

DDR扫盲——DDR的发展简史

DDR的种类:DDR SDRAM:Double Data Rate Synchronous Dynamic Random Access Memory,双倍数据率同步动态随机存取存储器; DDR2 SDRAM:Double-Data-...

【转】简述单口RAM、伪双口RAM、双口RAM与FIFO的区别

单口RAM与双口RAM的区别在于,单口RAM只有一套地址总线和数据总线,因此读写不能同时进行。而双口RAM有两套地址总线和数据总线,读写可以同时进行。FIFO读写可以同时进行,可以看做双口。双口RAM分为伪双口RAM(Xilinx称为Sim...

Lattice ECP3中的Programmable Slew Rate介绍

首先介绍一下什么是Slew Rate。Slew Rate即为压摆率,可以理解为1微秒或者1纳秒等时间里电压升高的幅度,单位可以为V/s,mV/ns,mV/ps和μV/ps等。 在Lattice ECP3系列的FPGA中,Slew Rate可以配置为两种模式(速度等级):SLOW(默认值)或者FAST。(印象中,Altera 的Cyclone系列好像有四个速度等级)

【转】LVTTL、LVCOMS、SSTL和HSTL接口简单介绍

LVTTL和LVCMOS(JESD8-5,JESD8-B) SSTL(JESD8-8,JESD8-9B,JESD8-15) HSTL(JESD8-6)

关于桶形移位寄存器的讨论

桶形移位寄存器即循环移位寄存器,在浮点加减运算、压缩/解压缩和图像处理算法中有应用,所以稍微说明下: 例如设计一个8位桶形移位器:8位桶形移位器是有8个数据输入位,8个数据输出位和3个控制输入位的组合逻辑电路,其输出字等于输入字的循环移位,循环移位的次数由控制输入位指定。比如,如果输入字等于ABCDEFGH(每个字母表示一位),且输入控制位为101(5),则输出字为FGHABCDE

简述DLL与PLL的区别

在学习Lattice ECP3系列FPGA时,发现芯片内部集成了两个DLL和10个PLL。PLL一般可以用来分频,倍频、相位调整,而DLL也可以做到这些基本功能,那么他们之间到底有什么区别呢?下面来做一个简要的分析与总结。

Lattice Diamond软件 生成黑匣子文件的方法

Lattice生成黑匣子文件的方法

Verilog-2001 之 generate 语句的用法

Verilog-1995 支持通过以声明实例数组的形式对 primitive 和 module 进行复制结构建模。而在 Verilog-2001 里, 新增加的 generate 语句拓展了这种用法(其思想来源于 VHDL 语言)。除了允许...