VHDL代码练习之全加器
在学习VHDL，写的小代码贴上来吧，备忘。先写一位全加器，然后利用一位全加器搭成四位全加器。libraryieee;useieee.std_logic_1164.all;useieee.std_logic_arith.all;useieee.std_logic_unsigned.all;entityfull_add_1isport(a:instd_logic;b:instd_logic;cin:instd_log
发表于 12/12/2012 11:07:02 AM
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PLL复位问题
这些天在学习sdram控制器代码的编写，现在常规的读写功能都已经很好地实现了，接下来开始DDR2了。在sdram前仿都是很顺利的，后仿的时候出了一些问题费了一点劲才弄明白，其中有一个是PLL复位的问题。现在把SDRAM里面的PLL单独拿出来对它进行一次测试。首先利用MegaWizar
发表于 12/3/2012 6:36:03 PM
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lcd1602代码
这是之前的lcd1602代码，自己觉得代码思路还是比较简洁清晰的，贴这里吧，初学verilog的可以看一下。下面的显示的都是内部给出的数据，可以加进输入输入端显示外部输入数据，也方便代码的移植。自己写的时候没写注释，刚刚把注释全部加上去，结果这里的文字跟代码全混到
发表于 12/3/2012 5:01:17 PM
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FPGA笔记
这是前几天学习中记在word上的笔记，放到这里来吧，第一篇博客。。1、提高工作频率的本质就是要减少寄存器到寄存器的时延，最有效的方法就是避免出现大的组合逻辑，也就是要尽量去满足四输入的条件，减少LUT级联的数量。我们可以通过加约束、流水、切割状态的方法
发表于 11/27/2012 9:52:46 PM
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