普莱斯队长

06 物理综合

随着集成电路设计工艺的发展,半导体的几何尺寸越来越小,interconnect的delay已经超过GATE的延迟,成为主要延迟。因此线负载模型不在适用于.18及以下工艺尺寸。说到

05 时序分析

DC约束的过程其实也就是一个建模的过程,目的在于模拟芯片的实际工作情况。在compile后report_timing不加其他命令默认最差的一个,加上_max_path2即每个group中最差的两个。这里path_group是有几个clk有几个group。,与check_timing的区别

04 IO约束

时序约束的目的在于满足setup/holdtime。Setup的效果是数据不能太慢,hold是不能太快。dc中的路经以及startpoint,endpoint。所谓startpoint就是:1.inputport(顶层设计的输入端口)2.clockpinofsequentialcell(触发器的clockpin)所谓

03 环境约束

上面所说的port为DC中六大object之一,design、clock、port、cell、pin、net。Design:设计名称,理解为***.v中的***;Clock:时钟;Port:design的input,output;Cell:design中调用的模块或低一层design;Pin:例化cell的输入输出Net:cell间内部互联线//从上