关于verilog综合-个人小结
一：基本Verilog中的变量有线网类型和寄存器类型。线网型变量综合成wire，而寄存器可能综合成WIRE，锁存器和触发器。二：verilog语句结构到门级的映射1、连续性赋值：assign连续性赋值语句逻辑结构上就是将等式右边的驱动左边的结点。因些连续性赋值的目标结点总是综合
发表于 2012/2/25 8:14:06
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怎样才能学好Verilog HDL？
作过的朋友肯定知道，公司里是很强调规范的，特别是对于大的设计（无论软件还是硬件），不按照规范走几乎是不可实现的。逻辑设计也是这样：如果不按规范做的话，过一个月后调试时发现有错，回头再看自己写的代码，估计很多信号功能都忘了，更不要说检错了；如果一个项目
发表于 2012/2/25 8:05:47
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Verilog HDL代码描述对状态机综合的研究
1引言VerilogHDL作为当今国际主流的HDL语言,在芯片的前端设计中有着广泛的应用。它的语法丰富,成功地应用于设计的各个阶段：建模、仿真、验证和综合等。可综合是指综合工具能将VerilogHDL代码转换成标准的门级结构网表,因此代码的描述必须符合一定的
发表于 2012/2/25 8:04:36
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verilog 设计经验
一、组合逻辑1、敏感变量的描述完备性Verilog中，用always块设计组合逻辑电路时，在赋值表达式右端参与赋值的所有信号都必须在always@(敏感电平列表)中列出,always中if语句的判断表达式必须在敏感电平列表中列出。如果在赋值表达式右端引用了敏感电平
发表于 2012/2/25 8:03:45
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Verilog学习笔记
般认为VerilogHDL在系统级抽象方面比VHDL略差一些，而在门级开关电路描述方面比VHDL要强的多写了第一个verilog程序，是一个加法器内容如下moduleadder(count,sum,a,b,cin);input[2:0]a,b;inputcin;outputcount;output[2:0]sum;assign{count,sum}=a+b+cin;endmodule开始
发表于 2012/2/25 8:03:01
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这是一篇很好的文章，学verilog的可以好好看看
这是一篇很好的文章，学verilog的可以好好看看规范很重要工作过的朋友肯定知道，公司里是很强调规范的，特别是对于大的设计（无论软件还是硬件），不按照规范走几乎是不可实现的。逻辑设计也是这样：如果不按规范做的话，过一个月后调试时发现有错，回头再看自己写的代
发表于 2012/2/25 7:46:54
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下载与KEIL和IAR联调文件vdmagdi.exe和vdmcspy.exe的方法 [ARM]
安装proteus7,点击程序->proteus7->proteusVSMmodelhelp->ARMMICROPROCESSORMODEL,然后点击RemoteDebuggerDrivers，然后就可以选择下载KEIL或者IAR的驱动
发表于 2012/2/25 7:21:11
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