面向PM-QPSK/QAM相干光通信系统的支持16路并行处理单元数字锁相环的FPGA实现
基于Inter® Stratix V系列FPGA （速度等级=3）实现支持16路并行处理单元的数字锁相环，支持运行时钟速率>450MHz，该数字锁相环检相器采用Gardner算法，支持PM-QPSK/16QAM/64QAM/128QAM等不同调制方案，单偏振态最大符号速率3.6GBaud（16/2*0.45）；占用LE约2W，占用18*18硬核乘法器74个；设计最大修正时钟偏差±224ppm
发表于 6/7/2018 5:01:12 PM
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