数字分频器
摘录自《玩转IPcore》偶数分频:假设分频倍数是2K。那么，做一个满值2K-1的计数器，当计数0和K-1的时候，输出翻转一下,如果分频倍数是2的幂，可以节约一个判断，输出时钟就是计数器内部变量的最高位。奇数分频：假设分频倍数是2K+1。那么，做一个满值2K的计数器，当计数
发表于 3/5/2014 12:04:35 AM
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系统中的时钟与时延
摘录自《玩转IPcore》第一：系统内大部分器件的动作都是在时钟的跳变沿上进行，这就要求时钟信号时延差要非常小，否则就可能造成时序逻辑状态出错。第二：时钟信号通常是系统中频率最高的信号。第三：时钟信号通常是负载最重的信号，所以要合理分配负载。全局时钟（Glob
发表于 3/2/2014 2:14:41 PM
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【转】testbench
标签：testbenchverilogHDLTestbench学习笔记（一）书写testbench是数字电路设计中不可或缺的一项设计方法，主要是提供的是激励。尽管现在各种开发工具都通过绘制波形图的方法生成测试激励，测试书写的代码，但是其不可移植性，不可通用性，还有有些功能无法是实现，如
发表于 2/28/2014 1:37:24 PM
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第一次 写博客 不知道写什么，但是要感谢CB大哥对我的帮助
大三了，不准备考研，现在天天在实验室混。也不知道这个决定对不对。最近开始学FPGA，看了一个多星期的书了，还是很迷糊，完全找不到方向。幸运的是遇到了CB大哥，给了我很多帮助，真的很感谢，哈哈，是不是有点矫情了。CB哥建议我每天写一份博客，对以后会有很好的帮助
发表于 2/26/2014 9:11:20 PM
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