最新博文
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最新力作,EP1C3T144
昨天花了一整天，尝试了一下Altium的总线式布线。虽然还是不够智能，来回需要自己手动调整几回才达到满意的效果，但是还是赞一个！～～～贴图3D效果：EP1C3T144核心板！只是把全部管脚引出，加上简单的4个LED和4个按键
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ISE时序约束笔记7——Path-Specific Timing Constraints
时钟上升沿和下降沿之间的时序约束周期约束可以自动计算两个沿的的约束——包括调整非50%占空比的时钟。例：一个CLK时钟周期约束为10ns，能够应用5ns的约
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Testbench——HDL的并行性
为什么C不能取代verilog和VHDL作为硬件描述语言？因为C缺少了硬件描述最基本的三个思想：连通性（Connectivity），时间性（Time）和并行性（Concurrency）。连通性是指使用一个简单并相互连接的模块来描述设计的能力，原理图
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ISE时序约束笔记6——Timing Groups and OFFSET Constraints
ISE时序约束笔记6——TimingGroupsandOFFSETConstraints回顾全局OFFSET约束在时钟行中使用Pad-to-Setup和Clock-to-Pad列为所有出于该时钟域的I/O路径指定OFFSETs。为大多数I/O路径进行约束的最简单方法——然而，这将会导致一个过约束的设计
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LPC2103之Analog-to-Digital Converter
Analog-to-DigitalConverter(ADC)FeaturesLPC2103的ADC特性：1.10bit逐次逼近型模数转换器2.低功耗模式&nbs
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异步复位-----续
记得特权前些天发表了一篇名为《异步复位，同步释放》的博文，其实对于这个亚稳态还是很心有余悸的。其实对于一个寄存器的亚稳态其实还是相对影响小一些，但是对于诸如总线式的寄存器受到亚稳态的影响那问题就大了，搞不好就是致命性的打击。正好在EDACN论坛里看到一谈
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教学相长--由BLDC控制所想到的
前一阵子，做一个无位置传感器BLDC控制系统，在实验室自己的BLDC机组上测试非常非常好。可是一用到别人的电机上就会出现电流振荡的问题。想了许多方法都没有解决。因为主攻的方向都是BLDC的位置检测算法研究上了。后来有个朋友问我有霍尔传感器的BLDC控制系统，他
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【比赛报道】比赛战况之视频展示
上一贴中发布了几张图片，这次我们来看几段视频，是8进4的几场比赛。之所以报道这几场比赛，是因为大家普遍认为，这几场比赛的水平较高，看点较多。看一看，有什么见解不？~~~【1】8进4赛，第一场【2】8进4赛，第二场【3】8进4赛，第三场
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【比赛报道】比赛战况之图片展示
这次帖子是有评比时间限制的，截止时间是6月6号。前几天忙于考试，现在发帖希望还不算晚。我看别的组还没有发报道帖，我们也算第一个哈！本贴图片加说明。【1】工作人员忙碌中【2】兄弟班的小组在比赛中【3】哈哈，这张就不用多说了，再次感谢网站！【4】第一组，
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创易的工作总结及后续的思考
创易经过两年的努力，在样品本，配单方面取得了不错的成绩，然而也到了这个模式发展的瓶颈了。就创易现在的人员规模与现在的收入相比，投入产出比还是太低。问题如下：1）依赖于淘宝，没有走出淘宝，客户群体都来自淘宝，这样太窄。2）依赖于华禹，不能够完全独立运作。
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Testbench——封装有用的子程序
modueldisplay_report();//封装一些做测试时有用的报告显示//包括任务error，warning，fatal，terminate//显示warning报告，同时包含显示当前时间和警告内容（由用户输入）taskwarning;input[80*8:1]msg;&
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PC2103的PWM编程
LPC2103的PWM编程在PINSEL0/1寄存器中设置好需要输出PWM波的管脚功能；CTCR寄存器设置为定时器模式（默认复位值即可）；开启PWMCON中相应的MAT位输出PWM功能；设置PWM定时时间和占空比等参数：设置PR寄存器值，即PCLK分频系数，分频后时钟作为TC的计数时钟；设置
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