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zynq驱动程序

zynq模块裸机驱动程序目录：Xilinx\SDK\2015.2\data\embeddedsw\XilinxProcessorIPLib\driverszynq DDR3逻辑端有4个HP接口可以控制，评估效果可以参考xapp792Refe...
pengwangguo
发表于 4/29/2016 9:55:39 AM
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3、关于边沿检测简单理解一

1、所谓边沿检测，就是检测输入信号或FPGA内部逻辑信号电平的跳变，即实现上升沿或下降沿的检测，捕获到以后以此用作使能信号（简单可理解为：一旦检测到这个信号，则发生什么什么），来作为时序逻辑的触发信号。总之，在基础中，这个还是很重要的，在后...
诗人的眼YI
发表于 4/29/2016 12:10:08 AM
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嵌入式开发平台 三星A9 4418开发板 独家支持2G内存

iTOP-4418开发板预装 Android4.4.4 系统， 支持9.7 寸、7 寸、4.3 寸屏幕，操作流畅；4418完美兼容八核6818处理器，独家提供1GB和2GB内存版本，核心板支持电池管理，充放电电路与电量计，板载千兆以太网，3...
hengyunit
发表于 4/28/2016 4:06:50 PM
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FPGA开发工具汇总

下面是我平时收集到的一些开发工具，整合一下，希望能给需要的人带来帮助。如果连接失效了，可以评论告诉我一声，我看到了会及时更新Quartues II 13.1 链接：http://pan.baidu.com/s/1pKBfNN9 密码：8uv...
樱木花道长
发表于 4/28/2016 2:58:34 PM
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2、FPGA学习之模式LED

模式LED灯，设置了三个按键，每次按下一个按键后，LED灯呈现对应的状态。一个左移，一个右移，一个当前状态翻转。module key_led( clk, rst_n, key, led); input clk; ...
诗人的眼YI
发表于 4/27/2016 9:16:46 PM
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xilinx管脚分配

1.DDR3使用1.5V电平或者1.35V电平，如果DDR3 bank剩下管脚需要用做LVDS管脚，不能使用内部100欧姆电阻，需要外挂电阻才能用做LVDS差分对；
pengwangguo
发表于 4/27/2016 7:40:26 PM
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xilinx 功耗分析

环境温度高，漏电流大，功耗升高；两片16位DQS DDR3，功耗大概600mW（SSTL电平标准），如果信号质量较好，可以使用功耗较低的SSTL-R电平接口，功耗大概500mW
pengwangguo
发表于 4/27/2016 7:33:54 PM
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常见约束分析

单端时钟画在了CC pin的N端引脚set_property CLOCK_DEDICATED_ROUTE FALSE [get_nets HDMIR0_CLK_IBUF]
pengwangguo
发表于 4/27/2016 7:28:56 PM
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fpga中latch

一直都知道fpga中有latch这么一回事，但是一直都不太清楚到底什么是锁存器，它是怎么产生的，它到底和寄存器有多少区别，它怎么消除。为什么说他不好？ 一 什么是latch 锁存器是一种在异步时序电路系统...
xiaobaibai
发表于 4/27/2016 3:56:06 PM
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【原创】MT9P001内部PLL的启动

MT9P001是镁光公司生产的一款CMOS摄像头。它具有500万像素，可以通过IIC接口对摄像头的寄存器进行配置，从而实现增益、曝光时间、帧率和分辨率可调。今天要介绍的是如何启动MT9P001内部的PLL，从而实现渴望的像素时钟频率。通过查...
crazybird
发表于 4/27/2016 3:51:16 PM
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动态相位调整技术在FPGA中的设计与实现

摘 要： 提出一种基于FPGA的动态相位调整实现方案。在高速数据传输接口中，由于数据窗缩小以及传输路径不一致，造成数据和时钟信号在FPGA的接收端发生位偏移和字偏移。动态相位调整技术根据当前各数据线物理状态，对各信号线动态进行去偏移操作，...
geekite
发表于 4/27/2016 1:40:49 PM
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Xilinx SelectIO资源的使用总结

Virtex系列的FPGA的 基本I/O逻辑资源都包括组合输入、输出资源，三态输出控制、寄存器输入输出控制、SDR输入输出、DDR输出三态控制等。此外V5、V6器件还包括了IODELAY提供了对高分辨率可调整延迟单元的用户控制、SAME_E...
geekite
发表于 4/27/2016 11:45:18 AM
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verilog之可综合与不可综合

可综合的意思是说所编写的代码可以对应成具体的电路，不可综合就是所写代码没有对应的电路结构，例如行为级语法就是一种不可综合的代码，通常用于写仿真测试文件。建立可综合模型时，需注意以下几点：不使用initial不使用#10之类的延时语句...
樱木花道长
发表于 4/27/2016 11:11:07 AM
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Verilog基础知识汇总二（运算符）

1. 算术运算符（和C语言类似） +：加法运算符； -：减法运算符； *：乘法运算符； /：除法运算符； %：求余运算符，要求%的两侧都是整型数据2. 关系运算符，一般用于条件判断语句 > 大于；<小于； >=大于等于；<=小...
樱木花道长
发表于 4/26/2016 5:01:35 PM
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春暖花开好时光 融通高科双喜临门

北京融通高科科技发展有限公司获得智能卡专业委员会会员证书北京融通高科微电子科技有限公司获得中国半导体行业协会会员证书
阿牛哥
发表于 4/26/2016 4:34:36 PM

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