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RS启动全新亚太地区品牌推广活动
公司庆祝“携手工程师让世界不停运转”的75年历程，凸显对各地工程师的一贯承诺全球领先的电子与维修产品高端服务分销商、Electrocomponentsplc集团公司（LSE：ECM）的贸易品牌RSComponents公司启动了全新的亚太地区品牌推广活动，在
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W5200和W7200的休眠模式及唤醒模式
iMCUW7200是一款集成了硬件TCP/IP协议栈(W5200)的ARMCortex-M3微处理器。内有20KB的SRAM和128KB的FLASH以及32KB的以太网RX/TX缓存。W5200芯片是一种采用全硬件TCP/IP协议栈的嵌入式以太网控制器，它能使嵌入式系统通过SPI(串行外设接口)接口轻松地连接到网络。SPI
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【赛灵思FPGA】[原创]Xilinx 最小系统板设计案例
还有点时间，写写Xilinx最小系统板设计的一个比较典型的案例。为了方便用户更快、更好使用FPGA器件，Xilinx和许多第3方公司针对不同系列的FPGA器件，开发了一系列的评估板，提供给用户使用。其中JacylTechnology公司开发的SpartanIIE最小系统板（型号：LT-50K）为例，介
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2012安捷伦LTE测试测量技术研讨会见闻
2012年12月12日清晨，阿牛哥赶往北京丽亭华苑酒店参加2012安捷伦LTE测试测量技术研讨会。虽然北京下着雪，但是整个研讨会会议室，测试测量设备展厅人头攒动，工程师朋友在倾听最新的LTE测试测量技术技术讲座还有参观安捷伦的
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【转】Zedboard学习（7）PS下第一个裸奔程序
一、打开PlanAhead创建工程1、选择CreateNewProject新建工程Projectname：hello一路默认，只有Board项需要选择ZedBoardZynqEvaluationandDevelopmentKitFinish创建工程之后的界面二、添加资源1.ClickAddSourcesintheProjectManager.TheAddSourceswizardopens.2.Selectth
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【转】ZedBoard学习（6）-System Generator实现串口通信（一行HDL代码都不用写）
一直都在SystemGenerator下做图像处理相关的算法，感觉SysGen挺强大的，前几天突发奇想，能否直接用SysGen实现数据的通信呢，毕竟一句HDL代码都不写对于做FPGA的人来说却是很有吸引力的。串口通信协议比较简单，发送的
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【转】ZedBoard学习（5）-ZedBoard和System Generator
Zynq中包含了一个FPGA内核和两个Cortex-A9内核，尽管功能十分的强大，又非常的时髦，但是本质上讲和之前Xilinx的FPGA硬核PowerPC没什么区别，无非是PowerPC换成了更加有前景的ARM，因此我很自然的想法是以前在ARM上、在FPGA上做过的东西那个再Zynq上必然也是可以上实现
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网络仪表铺路 智能家居起航
——WIZnet产品应用小例19：智能家居系统WIZnet的智能仪表模块支持丰富的网络协议和相关接口，内嵌CortexM3处理器，配合W5100全硬件TCP/IP协议栈，强强联合，明显提升整个系统的网络接入性能，它还支持串口命令来进行串
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示波器高级触发类型和控制（下）
主触发事件◆A事件到目前为止，我们已经讨论了10种不同的触发类型，这些触发都用来告诉示波器捕获和显示波形的条件集。大多数现代高性能示波器允许定义两个触发；在泰克仪器中，其称为“A”事件和“B”事件，前者被视为主触发事件。对许多应
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【原创】TI推出免费的实时操作系统
今天打发时间的时候在TI官网上逛了逛（TI的官方中文网站做的不错，另外TI维护的专业的中文技术社区（貌似以前叫E2E）也很好，这点得赞一个，当然大家对TI印象最深的估计是TI的样片申请比较给力方便了，哈哈），无意之中发现了一个surprise，TI前段时间低调
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Wizfi210如何通过WIZSmartScript进行固件升级
WIZSmartScript是一款WIZnet为方便用户配置、使用WiFi模块而开发的配置工具，且支持固件升级功能。用户可以通过此工具方便快捷的给WIZnetWifi系列模块升级，每一款Wifi产品都有其对应的WIZSmartScript，今天我们给大家介绍一下WizFi210固件升级
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[原创]FPGA主题季之基于Cyclone II的FPGA协处理器的应用
浮生偷得半日闲，太忙了，有惊喜有担心，期待。。。。。。最近给一个学校讲了一个小讲座，关于FPGA协处理器的应用，分享给大家，一起共勉。首先要明白Cyclone架构：•这种芯片采用：1.5V，0.13umSRAM工艺•最多20060LE，288KbRAM•特点–垂直结构的逻
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[Zed测评] 创建基于AXI Lite总线的vga测试IP核(一)
前面已经做了不少铺垫工作，包括用PL实现vga测试、IP核的结构和文件组织等。今天把新建vga测试IP核的整个流程整理记录一下。由于我没用做过全流程的教程，总是引用其他前辈的文章，今天打算做一个完整的文档。主要目的：学习AXILiteIP核的新建和调用，同时给出了一个完
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八位全加器行为模块之vhdl与verilog比较
verilog代码，非常简单：moduleadd8(a,b,cin,cout,sum);input[3:0]a;input[3:0]b;inputcin;outputcout;output[3:0]sum;assign{cout,sum}=a+b+cin;//也注释掉这一行，用下面4行也许会好理解一点；//wire[4:0]c_sum;//assignc_sum=a+b+cin;//assignsum=c_sum[3:0];//assig
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vhdl初学之计数器
用惯了verilog,看vhdl确实复杂多了，尤其是testbench相当麻烦。下面是八位可复位重载计数器vhdl代码极其testbench。libraryieee;useieee.std_logic_1164.all;useieee.std_logic_arith.all;useieee.std_logic_unsigned.all;entitycount_8isport(clk,rst_n,load:instd_log
