testbench中的显示、打印任务的使用
一、在Testbench中有4个最常用的显示、打印任务的系统函数：$display，$write，$strobe，$monitor。这四个函数用于在模拟中进行文本的输出操作。①、$display函数，类似于C语言中的printf函数，其调用格式如下：$display([format_string]，[argument]，[argument]，....
发表于 12/5/2012 10:51:58 AM
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【转】基于ISE的仿真
在代码编写完毕后，需要借助于测试平台来验证所设计的模块是否满足要求。ISE提供了两种测试平台的建立方法，一种是使用HDLBencher的图形化波形编辑功能编写，另一种就是利用HDL语言。由于后者使用简单、功能强大，所以本节主要介绍基于Verolog语言的测试平台建立方法。1
发表于 12/4/2012 5:12:51 PM
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基于verilog的FPGA编程经验总结(XILINX ISE工具)（转）
1.用ISE仿真的时候.所用变量一定要初始化.ISE默认初始量为"XXXXX",而Quarters是默认为"00000"的,其实实际上,下到FPGA里后也是默认为0的,只是可以说ISE严谨得令人DT吧.比如说用一个累加器,result=A+B+result,必须保证在某一刻A,B,result都为定值时,
发表于 12/4/2012 2:18:34 PM
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verilog中的timescale（转）
`timescale是VerilogHDL中的一种时间尺度预编译指令，它用来定义模块的仿真时的时间单位和时间精度。格式如下：`timescale仿真时间单位/时间精度注意：用于说明仿真时间单位和时间精度的数字只能是1、10、100，不能为其它的数字。而且，
发表于 12/4/2012 10:29:48 AM
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verilog 中case声明
casez,和casex是指除了正常的0,1电平外还包含高阻态(Z)和不确定信号(X)两种情况。在case语句中，敏感表达式与各项值之间的比较，是一种全等比较。casez与casex语句是case语句的两种变体，三者的表示形式中唯一的区别是三个关键词case、casez、casex的不同。在casez语句
发表于 11/30/2012 1:52:14 PM
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