verilog中的timescale（转）
`timescale是VerilogHDL中的一种时间尺度预编译指令，它用来定义模块的仿真时的时间单位和时间精度。格式如下：`timescale仿真时间单位/时间精度注意：用于说明仿真时间单位和时间精度的数字只能是1、10、100，不能为其它的数字。而且，
发表于 12/4/2012 10:29:48 AM
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