verilog 中case声明
casez,和casex是指除了正常的0,1电平外还包含高阻态(Z)和不确定信号(X)两种情况。在case语句中，敏感表达式与各项值之间的比较，是一种全等比较。casez与casex语句是case语句的两种变体，三者的表示形式中唯一的区别是三个关键词case、casez、casex的不同。在casez语句
发表于 11/30/2012 1:52:14 PM
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