数字音频I2S总线
一、I2S总线概述 音响数据的采集、处理和传输是多媒体技术的重要组成部分。众多的数字音频系统已经进入消费市场，例如数字音频录音带、数字声音处理器。对于设备和生产厂家 来说，标准化的信息传输结构可以提高系统的适应性。I2S(In...
发表于 11/3/2016 10:41:34 PM
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FPGA PS可编程重配置与rbf文件
今天跟软件那边配合，了解到需提供rbf文件。就上网了解了下rbf文件的生成方式。用quartus生成正确的rbf文件。去Assignments->Settings->Device&PinOptions->ProgrammingFiles勾上RawBinaryFile，确认，然后重新编译一次，即可生成rbf文件。、先假设一种应
发表于 10/22/2016 11:44:53 AM
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FPGA器件预布线，以及ddr3调试问题汇总与总结
最近公司有一个新项目，方案定的是一款CycloneVSocFPGA，用到了两个ddr3，一个挂在Qsys系统的HPS里面，一个挂在Logic的HardMemoryController那里，这两周一直在跟硬件配合，一起验证器件的管脚配置是否正确。期间在调试这两个ddr3时遇到了好多问题，网上对这方面的资料
发表于 9/28/2016 11:45:24 PM
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广深FPGAer秋季聚会感言
2016年秋季广深FPGAer聚会技术沙龙圆满完成，每一位FPGAer在这里积极快乐地分享传递关于FPGA的故事，打造业界最好的FPGA TED。 起了个大早赶火车从惠州去深圳参加线下交流会，回到住处都快晚上十点了，虽然很辛苦，但是能跟业界...
发表于 9/26/2016 11:42:11 PM
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【原创】关于最近工作，学习的一点感悟
好像好久没有写博文了，自己定下来的一周最少一篇总结的目标，完成起来好像有点困难，我承认最近有点懈怠 ，有点忙。。。。 上次参加小组的活动，获得了一本特权的《例说FPGA》这本书，最近也一直在拜读。在看到DDR2控制器那里时，对上面的读写地...
发表于 8/31/2016 9:31:53 AM
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【原创】关于时序约束的一点总结
SDRAM数据手册有如张时序要求图。如何使SDRAM满足时序要求？方法1：添加时序约束。由于Tpcb和时钟频率是固定的，我们可以添加时序约束，让FPGA增加寄存器延时、寄存器到管脚的延时，从而使上述满足建立时间和保持时间要求。方法2：添加随路时钟如上图所示，信号a是在时
发表于 8/31/2016 9:02:04 AM
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【职场第一天】遇见另一种生活
工作多年的你,有多久没有看过风景了，有多久没有看过日出了。你想要过的生活到底是什么样子的？作为一个北方人，我的体质一直挺怕冷的，回想下自己的大学生活，就夏天还跑跑步，一过十一就开始猫冬了，实在是运动的少的可怜，不知不觉变成了160多斤的胖子...
发表于 7/31/2016 1:23:26 PM
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【推荐图书】学好视觉，展望人工智能
【推荐图书】学好视觉，展望人工智能机器视觉最近在中国也蛮火的，广东这边好多公司都在做机器视觉这块，因为工作原因去机器视觉展会看了几次，机器视觉这块硬件系统，工业相机，镜头，光源还主要是国外的大品牌，国内还是比较落后，并没有自己的产品，有的也多是贴牌，
发表于 7/3/2016 6:57:07 PM
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【原创】聊聊接下来学习规划
聊聊接下来学习规划 前言： 看了下博客，距离自己上一篇博客已经过去了20天，也就是说已经三周没有写博客了，已经三周没有完成自己每周至少一篇博客的目标和规划。最近自己并没有停下学习的脚步，也确实做了一些设计，但是确实是疏于总结了。感觉脑子有点...
发表于 6/30/2016 12:01:56 PM
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【推荐图书】岁月静好，依然萦绕心头的那些过往
有感而发岁月就像一条河，左岸是无法忘却的回忆，右岸是值得把握的青春年华，中间飞快流淌的，是年轻隐隐的伤感。。。一年一度的高考终于结束了，一转眼，距自己高考结束都已经八年了。研究生毕业也一年多了，遥想大一，大二时，到高考这个时间段，还会做梦，...
发表于 6/10/2016 11:44:22 PM
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【原创】从零开始学习FPGA-----包文的概念
【原创】从零开始学习FPGA-----包文的概念一、包文的应用1、FPGA最大的应用领域是通信。2、以太网领域通常将数据封装成包文格式3、处理的基本单元，每个包文之间互不相关二、以太网包文的简单格式包文是以字节为单位传输的，一个时钟一个字节三、包文的接口信号意义以及
发表于 6/1/2016 7:26:56 PM
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【时序约束学习笔记1】Vivado入门与提高--第12讲 时序分析中的基本概念和术语
时序分析中的基本概念和术语 Basic concept and Terminology of Timing Analysis 最近正在学习Vivado时序约束这块的东西，上周六Xilinx的官方培训老师讲了一天，听的是云里雾...
发表于 5/31/2016 10:48:31 PM
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【原创】FPGA时序学习之D触发器学习笔记
【原创】FPGA时序学习之D触发器学习笔记D触发器主要内容D触发器：原理图、代码、时序图D触发器：建立/保持时间D触发器（亚稳态）①：在时钟上升沿时，D在发生变化，如果Dinput输出为1则
发表于 5/27/2016 9:19:27 AM
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【原创】从零开始学习FPGA-----复杂计数器练习
【原创】从零开始学习FPGA-----复杂计数器练习1.复杂计数器练习1)模块时钟是100M。dout的依次如下变化：a第一阶段时间是20us。此时如果din_vld出现超过50ns的高电平脉冲，则dout输出10ns的高电平；b第二阶段时间是40us。此时如果din_vld出现超过100ns的高电平脉冲，则do
发表于 5/24/2016 11:48:28 PM
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【原创】从零开始学习FPGA-----计数器练习之取值
功能描述：复位后，din_vld不定时等于1，每隔10个din_vld=1中，取第8个din_vld=1所对应的din值，赋给dout，其他时候dout保持不变。信号列表：信号名I\O位宽clkI1din_vldI1dinI3doutO3波形图：代码展示如下：Modelsim仿真代码如下：仿真波形与题目要求一致，说明设计符合
发表于 5/23/2016 11:09:23 PM
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