深入剖析I/O约束
题记：时序分析摸索了很久，看了很多资料，也反反复复的对比总结，然后思考。现在总算有点大彻大悟的感觉了，但是还不够有些东西理解的可能还不是那么深入透彻，也喜欢把自己的思考过的东西拿出来和大家分享，更是希望大家能提出一些看法，在不断的讨论总结中才会有进步
发表于 2010/6/2 14:15:42
阅读（6094）
Clock Specification——Derive PLL Clocks
QuartusIIHandbook,Volume36-35锁相环时钟DerivePLLClocksPLLs（锁相环）在Altera器件中被用于时钟管理和综合。你可以定制基于你设计需要的PLL输出时钟约束。因为所有的时钟节点应该有一个共同的时钟基准，故所有的PLL输出应该有一个关联时钟。你可以使用cr
发表于 2010/6/2 14:10:22
阅读（18594）
Clock Specification——Automatic Clock Detection
QuartusIIHandbook,Volume36-34自动时钟检测AutomaticClockDetection想要为你的设计中所有的时钟节点自动添加时钟约束，那么就使用derive_clocks命令。这个命令从管脚或者寄存器生成时钟以确保设计中的每个寄存器都有时钟。Example6–9展示了derive_clocks命
发表于 2010/6/2 14:08:41
阅读（3611）
Clock Specification——Multi-Frequency Clocks
QuartusIIHandbook,Volume36-33多频时钟Multi-FrequencyClocks某些情况下在设计中会有很多个时钟源提供时钟信号。增加的时钟也许扮演一个低频率低功耗时钟的角色。在分析这种设计时，create_clock命令提供了–add选项让你添加多个时钟节点。Example6–8
发表于 2010/6/1 12:28:22
阅读（1760）
Clock Specification——Virtual Clocks
QuartusIIHandbook,Volume36-32虚拟时钟VirtualClocks虚拟时钟是一个在设计中没有真正源或者说与设计没有直接关系的一个时钟。例如，如果一个时钟不是设计中的时钟，而仅仅作为一个外部器件的时钟源，并且外部器件和该设计有输入或者输出的管脚，那么就认为这个时
发表于 2010/6/1 12:26:08
阅读（2828）
Clock Specification——Generated Clocks
QuartusIIHandbook,Volume36-29生成时钟（GeneratedClocks）QuartusIITimeQuestTimingAnalyzer可以把修改或改变主时钟（或者引入时钟）特性的分频时钟、波纹时钟和电路作为生成时钟。你可以定义这些电路的输出作为生成时钟。这些定义可以让QuartusIITimeQuestTimi
发表于 2010/6/1 12:24:18
阅读（4728）
Clock Specification——Clocks
QuartusIIHandbook,Volume36-28时钟约束（ClockSpecification）：约束所有时钟（包括你的设计中特有的时钟）对准确的时序分析结果而言是必不可少的。QuartusIITimeQuestTimingAnalyzer为各种各样的时钟配置和典型时钟提供许
发表于 2010/6/1 12:23:12
阅读（2122）
从Technology Map Viewer分析Clock Setup Slack
特权同学对于时序分析也还只是个初学者，前阵子被QuartusII的ClassicTimingAnalyzar折腾的焦头烂额之际，无意中看到了ripple兄过去写的一些关于TimeQuest的一些博文，可谓受益匪浅。虽然ripple兄只是对QuartusIIhandbook里关于TimerQuest的基本概念做了一些翻译（当然也
发表于 2010/5/31 14:08:08
阅读（2130）
