能给个安全点的fifo吗
调试一个基于alteraFPGA的项目，发现开机200次，就会有1到2次的开机不正常现象，但只要是成功开机了，无论运行多久都是正常的。遇到这类问题，按照经验来说一般首先想到的可能是电源硬件出了问题，是否负载突变，负载过重了，但是用示波器看了几天的电源波形，都
发表于 8/13/2013 6:21:51 PM
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【嵌入式】cache，你给我听话点
在上一篇“为什么程序越优化越慢?”里，详述了程序指令在cache里发生冲突后另运行效率变的完全不可预测的问题，并提出了两种将不老实的cache变乖的良方。本以为cache已经完全被驯服了，没过多久，已经优化到23s的程序，在我修改了一段代码后，又掉回了30s，调出逻辑分析
发表于 5/21/2013 6:55:33 PM
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【嵌入式】程序为什么越优化越慢？
正在开发一个基于NiosII内核的项目，使用的开发环境是niosforeclipse，编译器是GCC，整体功能实现后，开始优化速度。默认没有开启gcc的优化选项，一段关键函数Key的运行时间为30s，开启O1一级优化后，程序大小从15KB减小到12KB，但运行时间增加到了35s，开启O2后，程序
发表于 5/14/2013 9:15:45 PM
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再诡异的现象背后可能只是一个傻x的低级错误—谈调试心态
今天调试一个小模块，FPGA的24号引脚作为输入端，在此引脚上外部给一个恒定的0电平，理论上程序应该一直读为0电平，在开机的前10s，程序内部读取该引脚为0，可是10s后始终读取为1，而且问题可以重复再现。按照常规，首先检查24号引脚是否连接正常，粗看了一下，和
发表于 6/13/2012 8:18:07 PM
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马克思教我们优化时序之补全if else
时序优化中重要的一项就是提高模块的最高工作频率，工作频率由关键路径决定，通常的提高工作频率的步骤是：利用时序分析工具找到关键路径，分析关键路径主要延迟是布线延迟还是逻辑延迟，然后轮番十八般武器，如果是逻辑延迟过大就用逻辑切割，插入D触发器，如果
发表于 6/3/2012 9:30:07 PM
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三段式状态机的思维陷阱
用三段式描述状态机的好处，国内外各位大牛都已经说的很多了，大致可归为以下三点：1.将组合逻辑和时序逻辑分开，利于综合器分析优化和程序维护;2.更符合设计的思维习惯;3.代码少，比一段式状态机更简洁。对于第一点，我非常认可，后两点在CliffordE.Cummings著的
发表于 4/19/2012 12:52:05 AM
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