TimeQuest之delay_fall clock_fall傻傻分不清楚
这篇我想分享一个之前在用TimeQuest约束双边沿模块的inputdelay时犯得一个错误，有人看了可能会觉得傻傻的，什么眼神，delay_fall和clk_fall怎么会分不清呢，字面意思好区分，可要深究在约束里的具体含义，还得花点功夫，下面以ddio接收模块为例说明它们的含义以
发表于 5/16/2012 9:40:13 PM
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换位思考多周期约束
在开篇前先推荐两篇文档，一篇是altera的官方文档ApplingMulticycleExecptionsintheTimeQuestTimingAnalyzer，另一篇是riple兄很早之前推荐过的MulticyclesExceptionBetweenTwoSynchronousClock，这两篇都是关于多周期约束很好的上手文档，虽然可以快速上手解决当
发表于 4/27/2012 12:27:41 PM
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TimeQuest约束外设之ddio的潜规则
最近调试了下altera里的ddio模块，在Timequest约束ddio_out输出时，遇到了一个其实不算是问题的问题。ddio_out模块如图1所示。图1DH和DL在clk上升沿采样，时钟的高电平随即使能DH通道输出高位数据，下降沿到来时使能DL通道输出低位数据，这样就实现了数据的双边沿输出。
发表于 3/7/2012 11:46:41 PM
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TimeQuest约束外设之诡异的Create Generated Clocks用法
最近在alteraFPGA里设计一个外设的驱动模块，模块本身逻辑很简单如下图所示，但是模块和外设之间的时序约束问题搞的很头疼,今天先讲讲总结的一些Timequest下外设约束方法，特别是那毫无用户体验而言的CreateGeneratedClocks用法。要让外设正确接收FPGA发出
发表于 3/1/2012 12:05:03 AM
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