fifo的verilog实现
//designfifowithRAMorusingregister//depth=8,width=8;modulesync_fifo(clk,rst,clr,wr_en,rd_en,datain,dataout,fifo_cnt,full,empty);inputclk,rst;inputclr;//syncclearinputwr_en;inputrd_en;input[WIDTH-1'b1:0]datain;output[WIDTH-1'b1:0]dataout;output[WIDTH-
发表于 5/21/2014 1:16:31 PM
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Verilog中parameter和define的区别(转)
1、语法声明：parameterxx=yy;`defineXXYY使用：xx`XX2、作用域parameter作用于声明的那个文件；`define从编译器读到这条指令开始到编译结束都有效，或者遇到`undef命令使之失效。如果想让parameter或`define作用于整个项目，可以将如下声明写于单独文件，
发表于 5/19/2014 3:14:28 PM
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