【再说FPGA】Verilog阻塞与非阻塞赋值的区别
这里有一个数组：Data[0]、Data[1]、Data[2]和Data[3]，它们都是4比特的数据。我们需要在它们当中找到一个最小的数据，同时将该数据的索引输出到LidMin中，这个算法有点类似于“冒泡排序”的过程，而且需要在一个时钟周期内完成。例如，如果这4个数据中Data[2]最
发表于 2/27/2013 3:18:14 PM
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【再话FPGA】重拾FPGA，纪念安装QuartusII 12.1
碰碰磕磕，毕业了最多的就是思考未来的路，有时候想着就觉得未来是那么遥远，自己却渐渐迷失自己的方向，未来的路需要重新定义，更需要一颗坚持到底，认真踏实的心去工作与学习。我现在在搞视频相关的工作，自己还是一个初学者，很多都不知道，也没人指导，混乱中迷失自
发表于 1/19/2013 6:26:10 PM
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【再话FPGA】怎么开始
2013年就来了，原本计划好的，资源也准备好，打算深入学习FPGA，研究bingo的板子，不幸的是俺的笔记本挂了，显卡坏了，泪奔呀。再话FPGA，难道就没电脑不行了， 
发表于 1/4/2013 2:57:33 PM
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基于FPGA的数字示波器
本系统基于示波器的基本原理，通过阻抗匹配和程控放大对被测信号处理后，利用ADC9220以不同的采样率对信号进行实时采样和等效采样，使示波器输入阻抗≥1MΩ,并实现了对频率范围10Hz~20MHz，峰峰值10mV~8V的输入信号垂直分辨率1V/div、0.1V/div、2mV/
发表于 10/19/2012 11:15:38 AM
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新一代超级易用的芯片设计工具
若贝软件是一款世界上最小的芯片设计仿真工具。该软件是先进的图形化与代码设计相融合的设计工具，同时具备Verilog编译仿真和波形分析。软件虽小，但可以实现各种系统的设计，仿真和测试。软件生成标准的Verilog代码，可以直接与各种EDA工具相
发表于 10/18/2012 7:55:14 PM
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Robei--FPGA仿真软件使用教程
终于有点时间了，继续我们的Robei介绍吧插个小话题，其实网上有Robei的介绍，但总带上国产的帽子，我感觉不妥，设计的软件为什么都得戴个国产帽子，以后怎么走出去，因为Robei面对的人群是热爱FPGA的好孩子，再
发表于 4/8/2012 8:45:04 PM
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Robei 世界上最小体积的仿FPGA真软件
RobeiFPGA仿真软件是一款世界上最小的国产FPGA仿真工具。该软件具备先进的图形化设计工具，代码修改，Verilog编译仿真和波形分析。软件只有4.5M，但可以实现小型系统的设计，仿真和测试。软件生成标准的Verilog代码，可以直接用于Xilinx,
发表于 3/29/2012 1:05:30 AM
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74LS系列与74HC，74HCT，CD系列的区别
以此献给初涉电子的爱好者74LS系列与74HC，74HCT，CD系列的区别：1.LS、HC二者高电平低电平定义不同:HC高电平规定为0.7倍电源电压，低电平规定为0.3倍电源电压。LS规定高电平为2.0V，低电平为0.8V。带负载特性不同。2.HC上拉下拉能力相同，LS上拉弱而下拉强。3.输
发表于 6/28/2011 2:55:57 PM
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FPGA-1602
1602基本液晶显示屏，学会对1602操作，编程能力会更进一步的，下面我将自己的代码放在下面，仅供参考。libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;useieee.std_logic_arith.all;entitylcd1602isport(clk:instd_logic;rs,rw,en:outstd_logi
发表于 6/27/2011 10:57:20 AM
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等精度频率计的实现
等精度频率计的实现频率测量在电子设计和测量领域中经常用到，因此对频率测量方法的研究在实际工程应用中具有重要意义。常用的频率测量方法有两种：频率测量法和周期测量法。频率测量法是在时间t内对被测信号的脉冲数N进行计数，然后求出单位时
发表于 6/27/2011 10:03:12 AM
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AD采集与控制系统总结
模拟量经AD采集后转换为数字量显示，并通过数码管等显示，控制部分通过判断数字量代表的十进制大小分别做出相应处理，控制其他动作。FPGA程序及设计总结附件：10321996319262.doc
发表于 6/27/2011 10:01:05 AM
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sram程序
LibraryIEEE;UseIEEE.Std_logic_1164.all;USeIEEE.Std_logic_unsigned.all;ENTITYsramISGENERIC(k:integer:=8;--8位数据宽度w:integer:=4--4位宽度地址，共16个地址);PORT(rd,wr,cs:INSTD_LOGIC;--定义写，读，片选控制信号adr:INSTD_LOGIC_VECTOR(w-1DOWNTO0);--4位地
发表于 6/23/2011 1:38:35 PM
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FPGA_4电子时钟
把数码管玩了一下，想做个电子时钟，正在调试阶段以调试出来了，现已经测试完毕，相关代码如下libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;useieee.std_logic_arith.all;entityshizhongisport(clk:instd_logic;beer:outbit;&nb
发表于 6/23/2011 1:18:34 PM
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FPGA--3数码管显示0-F
数码管显示0-F。理解数码管显示原理通过分频计数，bt作为位选信号，se段选信号，经分频后对cot计数，实现0-F的显示，本实验选最后一位。libraryieee;useieee.std_logic_1164.all;useieee.std_logic_unsigned.all;useieee.std_logic_arith.all;entityxianshi
发表于 6/23/2011 1:12:07 PM
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