parameter与localparam的区别
Verilog代码可移植性设计1.参数定义localparam，实例代码如下：module tm1( clk,rst_n, pout );input clk;input rs...
发表于 3/17/2016 3:42:20 PM
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wire与reg的运用区别
简单来说硬件描述语言有两种用途：1、仿真，2、综合。对于wire和reg，也要从这两个角度来考虑。***********************************************************************...
发表于 3/2/2016 1:17:15 PM
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