verilog 不可综合语句
基础知识：verilog不可综合语句（1）所有综合工具都支持的结构：always，assign，begin，end，case，wire，tri，aupply0，supply1，reg，integer，default，for，function，and，nand，or，nor，xor，xnor，buf，not，bufif0，bufif1，notif0，notif1，if，inout
发表于 2014/1/3 下午5:11:01
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