二进制码、格雷码、独热码总结
二进制编和格雷码、独热码利弊二进制编码、格雷码编码使用最少的触发器，消耗较多的组合逻辑，而独热码编码反之。独热码编码的最大优势在于状态比较时仅仅需要比较一个位，从而一定程度上简化了译码逻辑。虽然在需要表示同样的状态数时，独热编码占用较多的位，也就是消
发表于 1/4/2015 11:14:04 AM
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在Quartus中使用TCL文件分配引脚
在Quartus中可使用TCL文件分配引脚，这种方法可重用性较好。步骤大概是，先建立并编辑TCL文件，并将其加入工程内，然后在tool->tclscript中选中相应的TCL文件，点击RUN。用到的命令如下：-为工程创建TCL文件projects->generattclfileforproject
发表于 12/23/2014 12:51:59 PM
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verilog中latch问题
在很多地方都能看到，verilog中if与case语句必须完整，即if要加上else,case后要加上default语句，以防止锁存器的发生，接下来就来说说其中原因。一，什么是锁存器？锁存器与触发器的区别。锁存器与触发器最大的区别在于，锁存器是电平触发，而
发表于 12/6/2014 9:17:44 AM
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浅谈基于FPGA的直方图均衡化
本文声明，根据牛人博客，总结描述的。。。http://blog.chinaaet.com/detail/37431http://blog.chinaaet.com/detail/37437直方图均衡化处理的“中心思想”是把原始图像的灰度直方图从比较集中
发表于 11/7/2014 9:57:22 PM
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cordic算法的verilog实现
利用quartusII13.0例化了一个ALTFP_SINCOS可是仿真出来的结果就是不对啊结果是32'b0和{31'b0,1'b1}这是为什么呢？我输入无论是固定值还是计数器的值都是这个样子，咋回事呢？去官方论坛也有此问题的网友，手册介绍的也不够详细啊！关键是结果只有32'b0和{31'b0,1'b1}，
发表于 11/4/2014 7:00:36 PM
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verilog 有符号数（转）
在数字电路中，出于应用的需要，我们可以使用无符号数，即包括0及整数的集合；也可以使用有符号数，即包括0和正负数的集合。在更加复杂的系统中，也许这两种类型的数，我们都会用到。有符号数通常以2的补码形式来表示。图1列出了4位二进制表示
发表于 11/4/2014 12:57:53 PM
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逻辑右移与算术右移
比如一个有符号位的8位二进制数11001101，逻辑右移就不管符号位，如果移一位就变成01100110。算术右移要管符号位，右移一位变成10100110。逻辑左移=算数左移，右边统一添0逻辑右移，左边统一添0算数右移，左边添加的数和符号有关e.g:1010101010，其中[]位是添加的数字逻
发表于 11/4/2014 10:50:12 AM
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基于FPGA的矩形元件坐标检测算法
说明：首先对采集到的图像进行高斯平滑滤波（以后会写）、Rebert边缘检测、二值化。得到二值化图像，对于被检测器件必须是矩形且平行于图像轮廓（0度或者90度）。算法：1、对图像中所有边缘轮廓的像素坐标提取并取平均值得到矩形的中心。
发表于 10/30/2014 7:16:42 PM
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状态机(FSM)verilog&vhdl
本人搜集网上资料详细整理如下：时序电路的状态是一个状态变量集合，这些状态变量在任意时刻的值都包含了为确定电路的未来行为而必需考虑的所有历史信息。状态机：状态机分为两种、一种称为Mealy状态机，它的时序逻辑
发表于 10/15/2014 9:12:21 PM
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localparam和parameter的区别--引用特权博客
localparam和parameter的区别--引用特权博客分享一下，哈哈。。。Verilog代码可移植性设计1.参数定义localparam，实例代码如下：moduletm1(clk,rst_n,&n
发表于 10/15/2014 7:53:00 PM
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MT9M001
声明：改进代码源自CrazyBingo的VIP_BoardMini淘宝链接http://item.taobao.com/item.htm?spm=a230r.1.14.19.2TD1rO&id=38171507897&ns=1#detail最近已经出书啦！！！大伙没事去了解了解吧。。。平台:CycloneIV、MT9M001、Cypress68013A主要内容：9M001驱
发表于 10/14/2014 6:51:36 PM
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I2C verilog转vhdl
声明：改进代码源自CrazyBingo的VIP_BoardMini淘宝链接http://item.taobao.com/item.htm?spm=a230r.1.14.19.2TD1rO&id=38171507897&ns=1#detail开发平台cycloneIV、OV7725。目的：I2Cverilog转vhdl。comeon：&
发表于 10/1/2014 12:13:58 AM
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VGA、SDRAM、MT9M001
声明：改进代码源自CrazyBingo的VIP_BoardMini淘宝链接http://item.taobao.com/item.htm?spm=a230r.1.14.19.2TD1rO&id=38171507897&ns=1#detail开发平台cycloneIV、MT9M001。目的实现vga显示的拍照模式
发表于 9/29/2014 8:23:29 PM
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