同步复位和异步复位的优缺点
同步复位和异步复位的比较虽然一直在用异步复位同步释放，但是究其优缺点还是要根据RTL级来充分理解一下：一、特点：同步复位：顾名思义，同步复位就是指复位信号只有在时钟上升沿到来时，才能有效。否则，无法完成对系统的复位工作。用V
发表于 2015/7/15 下午3:15:52
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浅谈 内存-带宽
转http://blog.chinaunix.net/uid-14214482-id-3220464.html内存带宽计算公式：带宽=内存核心频率×内存总线位数×倍增系数。先容我从DDR的技术说起，DDR采用时钟脉冲上升、下降沿各传一次数据，1个时钟信号可以传输2倍于SDRAM的数据，所以又称为双倍速
发表于 2015/4/9 下午9:12:46
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cadence 16.5 安装破解教程
以下教程来自百度，之所以记录一下是因为本人看过其他教程不好用，这个较不错(xp、w732bit都验证过)，一下就ok。http://jingyan.baidu.com/article/0aa22375bc64b388cc0d6484.htmlCadence16.5最新破解教程Cadence是一个功能强大的电路设计软件，功能上没得
发表于 2015/3/26 上午9:01:29
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In-System Sources and Probes Editor
本文来自SF-CY3FPGA套件开发指南Ver7.20（by特权同学）.pdfIn-SystemSourcesandProbesEditor，这种方式是通过例化一个定制的寄存器链到FPGA器件内部。这些寄存器链通过JTAG接口与QuartusII通信，它又能够驱动FPGA器件内部的某些输入节点信号，
发表于 2015/2/6 下午9:06:38
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SignalTap II Logic Analyzer 学习笔记
http://www.cnblogs.com/crazybingo/archive/2011/07/26/2117262.html根据CB的博客做了一下SignalTapII,利用QUARTUS13.0随便写了一个小灯闪烁的verilog代码，如下：moduleled(inputclk,inputrst_n,outputled_out);reg[23:0]cnt=24'd0;always@(posedgeclkornegedgerst_n)
发表于 2015/2/5 下午1:17:06
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在Quartus中使用TCL文件分配引脚
在Quartus中可使用TCL文件分配引脚，这种方法可重用性较好。步骤大概是，先建立并编辑TCL文件，并将其加入工程内，然后在tool->tclscript中选中相应的TCL文件，点击RUN。用到的命令如下：-为工程创建TCL文件projects->generattclfileforproject
发表于 2014/12/23 下午12:51:59
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如何设置AltiumDesigner的文件关联，pcbdoc、schdoc等类似一些文件的图标变成了白板
如何设置AltiumDesigner的文件关联有些朋友在重新安装系统之后发现，pcbdoc、schdoc等类似一些文件的图标变成了白板，当然，可以右键此文件，然后选择打开方式，但是之后，此文件的图标就变成了一块白板+软件logo，这样的图标还是不能直观地反映出此文件到底是pcbdoc文
发表于 2014/12/20 下午1:09:06
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verilog中latch问题
在很多地方都能看到，verilog中if与case语句必须完整，即if要加上else,case后要加上default语句，以防止锁存器的发生，接下来就来说说其中原因。一，什么是锁存器？锁存器与触发器的区别。锁存器与触发器最大的区别在于，锁存器是电平触发，而
发表于 2014/12/6 上午9:17:44
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Altium Designer 蛇形等长布线和如何查看NET总长度
AltiumDesigner里面怎么画等长线：（1）一般是将走线布完后，新建一个class。Design->Classes如上图添加完后可以点击close。（2）快捷键T+R；或者点击Tools下拉中的Interactivelengthtuning。点击class中的一条net，然后tab键设置属性
发表于 2014/12/1 下午11:05:47
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