ALTERA的DDR2 ip核使用
1、官方手册HighPerformanceControllers.pdf外部存储器接口（ALTMEMPHY）用户手册.pdf2、DDR2的IP核有两个，我只使用了这一个，所以就把这个先记录下来。ALTMEMPHYip核由三部分构成，一部分是最底层的SDRAM（统指动态RAM）驱动，HighPerformanceControl对底层驱动封装了
发表于 8/26/2015 2:43:14 PM
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时序约束中 跨时钟域的时钟约束
一直做了好久的时序约束，包括源同步输入数据、源同步输出数据以及SDRAM端口的约束，做完这些之后TimeQuestTimingAnalyzer还是有红色的slack也就是值是负的不满足时序约束：如图：仔细看其中的错误信息都是dcfifo中错误，当初还以为altera的ipcore需要特殊的约束呢或者
发表于 7/16/2015 10:19:30 AM
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奇、偶、半整数 分频（除频器）- verilog
奇、偶、半整数分频（除频器）-verilog对于时钟比较多的设计，单纯的用PLL分频、倍频，恐怕难以达到设计的要求，比如SPI、I2C的典型时钟分别1MHz、100KHz。在FPGA内部用全局时钟分频则相对比较实用，可移植性好。下面针对奇数分频、偶数分频、半分频分别做介绍。
发表于 5/23/2015 1:07:32 PM
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FPGA 10W LES 之 开发 笔记
最近用FPGA做了一个月的VITA1300相机，接着又做了一个月的CAN通信，当然工作可以使穿插进行，比如你投了相机的PCB这几期间你可以写CAN通信。至于CAN通信以后会说。重点介绍相机VITA1300。虽然是CMOS相机（此前用过OV7725、MT9V034、MT9M001的基础），但是此
发表于 2/10/2015 6:45:01 PM
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