学习FPGA的心得（转）
转载：http://blog.chinaaet.com/detail/6589.html回想起自己学FPGA，已经有一段时间了，从开始的茫然，到后来的疯狂看书，设计开发板，调电路，练习各种FPGA实例，到最后能独立完成项目，一路走来，感受颇多，拿出来和大家分享，顺便介绍下自己的一点经验所得，希望对
发表于 6/7/2012 4:16:53 PM
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马克思教我们优化时序之补全if else
看完这篇maybeomustbe的这篇博客觉得if，else却是很神奇，在此保留。转载：http://blog.chinaaet.com/detail/27865.html时序优化中重要的一项就是提高模块的最高工作频率，工作频率由关键路径决定，通常的提高工作频率的步骤是：利用时序分析工具找到关键路径，分
发表于 6/4/2012 7:12:43 AM
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三段式状态机的思维陷阱
转载：http://blog.chinaaet.com/detail/26661.html用三段式描述状态机的好处，国内外各位大牛都已经说的很多了，大致可归为以下三点：1.将组合逻辑和时序逻辑分开，利于综合器分析优化和程序维护;2.更符合设计的思维习惯;3.代码少，比一段式状态机更简洁。对于第一点，
发表于 4/21/2012 9:42:36 AM
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FPGA、CPU与DSP技术正在走向融合
转载：http://blog.chinaaet.com/detail/25756.htmlhttp://china.toocle.com2011年03月11日08:55生意社生意社03月11日讯实际上，推动某项或几项技术发展方向的真正动力是市场与技术的综合因素，技术本身或内在的发展惯性并不是最重要的，或者说并非唯一决定
发表于 4/14/2012 12:54:18 PM
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FPGA/CPLD状态机稳定性研究
转载：http://blog.chinaaet.com/detail/10816.html摘要在FPGA/CPLD设计中频繁使用的状态机,常出现一些稳定性问题,本文提出了一些解决方法,实验表明该方法有效地提高了综合效率.随着大规模和超大规模FPGA/CPLD器件的诞生和发展,以HDL(硬件描述语言)为工具、FPGA/C
发表于 4/14/2012 12:29:27 PM
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VGA驱动
转载：http://blog.chinaaet.com/detail/14284.htmlVGA驱动真的很简的。先来个简要的说明吧：最好的网站：http://tinyvga.com/vga-timing思路：行显示--行消隐前肩--行消隐--行消隐后肩场显示--场消隐前肩--场消隐--场消隐后肩接口：改每个时期的Pxiel,以及输入时钟就可
发表于 4/14/2012 10:23:27 AM
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EP2C8Q PLL深入浅出解析
转载：http://blog.chinaaet.com/detail/14499.html每个PLL有三个全局时钟网络，但是其中一个（c3）同时也可以作为外部时钟（atthesametime）这是否是说c0c1只能作为全局时钟，不能作为外部时钟呢？？？实际测试可以作为外部的，tellmewhy？
发表于 4/14/2012 10:18:05 AM
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门控时钟与多扇出问题解决方案
转载：http://blog.chinaaet.com/detail/14564.htmlFPGA设计中，经常会出现由于设计不合理产生的布线问题，较为突出的一点就是门控时钟和多扇出问题。门控时钟指的是不用FPGA内部的全局时钟资源BUFG来控制触发器的时钟沿输入端而是采用组合逻辑和其它时序逻辑（如分频器
发表于 4/14/2012 10:08:50 AM
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复位设计和全局时钟遵守的原则
一.复位的设计：转载：http://blog.chinaaet.com/detail/14471.html首先，感谢特权和MastereBoy对我的影响……参考：http://blog.ednchina.com/yuchen576/57388/message.aspx在暑假的时候编写“逻辑分析仪”的时候，纠结过这个问题，因为系
发表于 4/13/2012 9:12:52 PM
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FPGA你必须知道的那些事儿
转载http://blog.chinaaet.com/detail/14651.html我常年担任多个有关FPGA学习研讨的QQ群管理员，长期以来很多新入群的菜鸟们总是在重复的问一些非常简单但是又让新手困惑不解的问题。作为管理员经常要给这些菜鸟们普及基础知识，但是非常不幸的是很多菜鸟怀着一种浮躁的
发表于 4/13/2012 8:43:16 PM
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