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特权同学FPGA官方全资料包括电子书下载
特权同学倾情奉献海量FPGA学习资料 链接：http://pan.baidu.com/s/1bptgnKF下载器安装说明 链接：http://pan.baidu.com/s/1dFNXvrV SF-AT7 USB3.0+LVDS+FPGA开...
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勇敢的芯伴你玩转Altera FPGA连载4:Verilog与VHDL
勇敢的芯伴你玩转Altera FPGA连载4:Verilog与VHDL特权同学，版权所有配套例程和更多资料下载链接：http://pan.baidu.com/s/1i5LMUUD Verilog与VHDL说到FPGA，我们一定关心它的开发方...
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AI让FPGA获得新生：CPU+GPU都搞不定的机器学习问题，微软和百度用FPGA解决了
在今年的 Hot Chips 2017 会议上，微软推出基于 FPGA 的超低延迟计算平台 Brainwave，用于在云端加速深度学习。该平台采用英特尔 Stratix 10 FPGA，经测试得出，Brainwave 不需要任何 batch...
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关于CORDIC算法中的K值的补充说明
前几天写了一篇关于CORDIC算法的文章，可能关于K值并没有说的特别清楚，今天刚好遇到有人问我这个问题。正好借此机会来详细说明一下。首先，之前的文章是：http://blog.chinaaet.com/justlxy/p/510005227...
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勇敢的芯伴你玩转Altera FPGA连载3: FPGA、ARM和DSP
勇敢的芯伴你玩转Altera FPGA连载3: FPGA、ARM和DSP特权同学，版权所有配套例程和更多资料下载链接：http://pan.baidu.com/s/1i5LMUUD FPGA、ARM和DSP与ASIC相比，FPGA、ARM和...
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聊一聊CORDIC原理与Lattice相关IP使用说明
CORDIC算法最初设计用于使用硬件逻辑解决向量旋转计算的问题。其基本思想是使用迭代的方法，将原本的浮点乘法和三角计算转换为简单的减法、加法、移位和查表等操作，从而大大地提高计算效率。随着FPGA技术的发展，CORDIC算法被越来越多地被应用于FPGA上，来解决一些图像处理，数值计算等领域的问题。
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勇敢的芯伴你玩转Altera FPGA连载2: FPGA、ASIC和ASSP
勇敢的芯伴你玩转Altera FPGA连载2: FPGA、ASIC和ASSP特权同学，版权所有配套例程和更多资料下载链接：http://pan.baidu.com/s/1i5LMUUD FPGA、ASIC和ASSP抛开FPGA不提，大家一定...
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FPGA中有符号数和无符号数的加法运算
FPGA中有符号数和无符号数的加法运算首先定义一个B比特的二进制数：x=a_(B-1) a_(B-2)…a_1 a_0 （1）verilog HDL表示正数就按一般的规则即可，这里主要讲如何表示负数？ 无符号数将（1）转换成十进制为：D=∑...
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勇敢的芯伴你玩转Altera FPGA连载1：FPGA是什么
勇敢的芯伴你玩转Altera FPGA连载1：FPGA是什么特权同学，版权所有配套例程和更多资料下载链接：http://pan.baidu.com/s/1i5LMUUD FPGA是什么简单来说，FPGA就是“可反复编程的逻辑器件”。如图1....
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把CSDN的博客搬到这里来！
把之前在CSDN上的博客搬到这里来！http://blog.csdn.net/tutu1583?viewmode=contents
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Lattice FPGA中的Ripple Mode之——关于加法器实现的讨论
为什么写这篇博文呢？因为鄙人无意中发现了一个有趣的问题，所以和大家分享一下。其实加法器是很简单的东西，大部分人可能并不注意其在FPGA的具体实现方式。一般情况下，对于简单的加法运算（如三个4bits的数相加），大部分人都是在HDL中直接使用...
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量化压缩与量化补偿
学习博客：http://lhtao31.blog.163.com/blog/static/2972647020103814044158/ 最近在学习调试摄像头，配置OV7670摄像头采集到的数据是RGB565，移植别人的代码，从ZYNQ移...
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Vivado外部时钟输入问题
在使用basys3进行摄像头配置的时候出现了如下问题，最后经上网查阅资料最后得以解决，出现这个问题的原因是，遇到上面的问题是因为我们将外部输入的一个时钟管脚 OV7670_PCLK(摄像头输出给FPGA的像素时钟)分配到了一个普通的...
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静态时序分析之——关于PAR_ADJ的补充说明
前面的文章中，有提到过（http://blog.chinaaet.com/justlxy/p/5100052121）：
一般情况下，使用实际需求的FREQUENCY/PERIOD值作为约束条件是一个很好的习惯和选择。但是也有的场合，需要将约束设置得高一点，以测试当前的设计的最高性能等参数。此时，设计者在设置时钟约束的时候，可以使用PAR_ADJ选项，以避免过约束带来的问题。
