时序分析基础与时钟约束实例（3）
时序分析基础与时钟约束实例（3）文中实例配套SF-CY3开发套件。更多内容请参考《SF-CY3FPGA套件开发指南》。接着，我们要来实际应用这些理论，看看实际工程中如何对这些错综复杂的关系进行分析和处理。如图所示
发表于 7/16/2013 6:59:14 AM
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时序分析基础与时钟约束实例（2）
时序分析基础与时钟约束实例（2）文中实例配套SF-CY3开发套件。更多内容请参考《SF-CY3FPGA套件开发指南》。对于FPGA内部而言，通常我们把它的时序路径分为三类基本的约束路径，即：●输入信号pin2reg●内部信号reg2reg●&nb
发表于 7/15/2013 7:05:00 AM
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【嵌入式】CMOS Sensor接口时序约束
CMOSSensor接口时序约束详细的文档请参考：http://group.chinaaet.com/273/72983SF-CY3/SF-SENSOR/SF-LCD开发套件：http://myfpga.taobao.com/FPGA工程的功能框图如图所示。上电初始，FPGA需要通过IIC接口协议对摄像头模块进行寄存器初始化配置。这个
发表于 4/21/2013 7:39:55 PM
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使用TimeQuest进行SDRAM时钟约束实例
特权同学的《SDRAM时钟相移估算》针对SDRAM的相移设置做了一些介绍，也列举了一个活生生的例子进行讲解。很多朋友在实际应用中即便对SDRAM的时序模型熟悉了，当可能仍然不知道在TimeQuest这个工具上如何进行时序约束和分析，尤其对于这个SDRAM专用时钟的约束分析
发表于 7/26/2010 3:17:07 PM
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recovery时序优化一例
TimeQuest中的recovery/removal检查是对工程中的各种异步控制信号（包括异步复位信号、异步使能信号等）的时序进行分析。recovery时间是指在有效时钟沿到来之前异步控制信号必须保持稳定的一段时间，和数据的建立时间概念是相似的；removal时间是指在有效时钟沿到来之后
发表于 6/25/2010 11:39:04 AM
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静态时序分析的概念
何谓静态时序分析（StaticTimingAnalysis，简称STA）？首先，我们应该对FPGA内部的工作方式有一些认识。FPGA的内部结构其实就好比一块PCB板，FPGA的逻辑阵列就好比PCB板上的一些分立元器件。PCB通过导线将具有相关电气特性的信号相连接，FPGA也需要通过内部连线将相关的
发表于 6/22/2010 11:50:33 AM
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基于TimeQuest的reg2reg之Th分析
发表于 6/10/2010 10:25:02 AM
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源同步接口的时序模型
自从对时序分析理论有深入学习以后，回头看看过去的一些设计中，其实还是存在不少问题的。重新拿起之前在VXP306板子上做的三星的K4S641632SDRAM做的一些测试（这块板子的电源芯片烧了，一直没买到芯片换，只能闲置着了），后来移植到了自己做的EPM570板子上了，因为之前
发表于 6/7/2010 2:11:56 PM
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Cyclone 器件全局时钟尽在掌控
本文结合cyclone器件（因为特权最近正在使用这个系列的器件）对FPGA的时钟资源进行一些探讨，或者说是特权同学的一点认识和大家分享一下，有不对的欢迎指正。翻开cyclone-handbook的ClockManagement一章，其主要还是要
发表于 6/7/2010 2:05:08 PM
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Clock Specification—— Derive Clock Uncertainty
发表于 6/3/2010 1:40:48 PM
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读SRAM时序约束分析
发表于 6/3/2010 1:34:07 PM
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深入剖析IO约束续——Output Minmum Delay的计算
特权同学在《深入剖析IO约束》一文中提出了对Altera官方基础教程里给出的OutputMinmumDelay计算的不同看法。同时也和riple兄进行了一番讨论，结果发现确实是Altera在这里的计算方法有误。而凑巧的是，特权同学在进一步观看Altera官方的《SourceSynchTiming》培训中找到
发表于 6/2/2010 2:36:35 PM
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Clock Specification——Clock Effect Characteristics
QuartusIIHandbook,Volume36-39影响时钟特性ClockEffectCharacteristicscreate_clock和create_generated_clock命令产生不涉及板级影响的理想时钟。这个章节描述如何计算影响时钟特性的时钟延时（clocklatency）和时钟不确定时间（clockuncertainty）。 
发表于 6/2/2010 2:29:36 PM
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Clock Specification—— Clock Groups
QuartusIIHandbook,Volume36-37时钟集合ClockGroups设计中存在着许多时钟，然而，并非所有时钟都相互关联，况且某些时钟间相互关联是没有必要的。异步时钟就是不相关时钟（异步时钟有不同的理想时钟源）。专用时钟也不一定在同一时刻激活（例如，多元时钟）。必须
发表于 6/2/2010 2:23:18 PM
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Clock Specification——Default Clock Constraints
QuartusIIHandbook,Volume36-37缺省时钟约束DefaultClockConstraints为了提供彻底的时钟分析，如果你的设计中没有基本时钟约束，QuartusIITimeQuestTimingAnalyzer在缺省时会自动的检测所有未被约束的时钟节点。QuartusIITimeQuestTimingAnalyzer使用以下命令产生
发表于 6/2/2010 2:21:46 PM
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