Xilinx Timing Analyzer使用札记
虽说当初刚接触FPGA的时候学的是ISE，但是真正深入学习还是在QuartusII平台上。现在项目需要，又得重新来玩转ISE了，虽说QII和ISE很多东西是相通的，不过还是有那么点操作上的差异在里头。用惯了TimeQuest的特权同学折腾起这个XilinxTimingAnalyzer也是一愣一愣的，好不
发表于 7/8/2010 3:00:30 PM
阅读（5098）
ISE时序约束笔记5——Timing Groups and OFFSET Constraints
特定路径时序约束使用全局时序约束（PERIOD,OFFSET,PAD-TO-PDA）将约束整个设计仅仅使用全局约束通常会导致过约束
发表于 6/8/2010 9:11:06 PM
阅读（33083）
ISE时序约束笔记8——Achieving Timing Closure
题记：achievingtimingclosure即达到时序收敛，这是一个很具有挑战性的任务。因为实际的工程项目往往不会像我们用一个资源超大（相对于你的设计来说）的FPGA来做几个数码管串口实验那么简单。设计者往往需要达到成本、速度、资源等各个方面的平衡，即使是一个小设计，有
发表于 6/6/2010 8:04:35 PM
阅读（3355）
ISE时序约束笔记7——Path-Specific Timing Constraints
时钟上升沿和下降沿之间的时序约束周期约束可以自动计算两个沿的的约束——包括调整非50%占空比的时钟。例：一个CLK时钟周期约束为10ns，能够应用5ns的约
发表于 6/6/2010 8:01:00 PM
阅读（31699）
ISE时序约束笔记6——Timing Groups and OFFSET Constraints
ISE时序约束笔记6——TimingGroupsandOFFSETConstraints回顾全局OFFSET约束在时钟行中使用Pad-to-Setup和Clock-to-Pad列为所有出于该时钟域的I/O路径指定OFFSETs。为大多数I/O路径进行约束的最简单方法——然而，这将会导致一个过约束的设计
发表于 6/6/2010 7:57:33 PM
阅读（23688）
