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基于CAN总线通信的MPC574xP系列MCU bootloader开发详解
本文旨在以MPC574xP为例介绍MPC57xx系列MCU的bootloader开发流程和注意事项，希望对大家有所帮助。
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I.MX6 GPIO例子
买来的米尔科技板子有一段时间了，间隔了好久，今天又来出来研究了。 第一个例子还是点灯。第一印象是跑他们自带的例子，结果还是卡住了。
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PCIe扫盲——链路初始化与训练基础（三）之LTSSM
这一篇文章来简单地介绍一下链路训练状态机（Link Training and Status State Machine，LTSSM），并简要地介绍各个状态的作用和实现机制。
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PCIe扫盲——链路初始化与训练基础（二）
前面的文章中提到过，Ordered Sets分别有以下几种：TS1 and TS2 Ordered Set (TS1OS/TS2OS)、Electrical Idle Ordered Set (EIOS)、FTS Ordered Set (...
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PCIe扫盲——链路初始化与训练基础（一）
PCIe总线中的链路初始化与训练（Link Initialization & Training）是一种完全由硬件实现的功能，处于PCIe体系结构中的物理层。整个过程由链路训练状态机（Link Training and Status State Machine，LTSSM）自动完成，也就说基本没有数据链路层和事务层啥事。
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Xilinx Artix入门开发板资料共享
Xilinx Artix入门开发板资料共享 STAR Xilinx FPGA开发套件资料 链接：http://pan.baidu.com/s/1kU4WWvH STAR Xilinx FPGA开发套件资料 链接：h...
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cadence验证仿真工具IUS和IES
cadence，有两大验证仿真工具。一个是IUS，一个是IES。IUS是cadence以前的仿真工具，功能略弱。代表工具，ncverilog。官方介绍：IUS（incisiveunifiedsimulator）CadenceIUSallowstoperformbehavioralsimulationonVerilogandVHDLcode.IES是cadence现在的仿真工具，功能
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勇敢的芯伴你玩转Altera FPGA连载63：PLL IP核创建于配置
勇敢的芯伴你玩转Altera FPGA连载63：PLL IP核创建于配置特权同学，版权所有配套例程和更多资料下载链接：http://pan.baidu.com/s/1i5LMUUD 可以复制上一个实例cy4ex7的整个工程...
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irun增量编译bind操作遇到的问题
使用irun的增量编译，可以在环境修改情况下，加快编译速度。在实际的使用过程中，在bind操作，遇到了编译的问题。下面将该问题进行分享。TB部分，有bind的操作，将一些模块，或者interface，bind到RTL的一些模块上，此时如果使用增量编译，出现bind不成功。如以下示例代
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汽车电子ECU bootloader开发要点详解
本文详细介绍了汽车电子ECU bootloader的一般性工作原理和开发要点，其适用于所有的汽车电子ECU bootloader开发，当然不同的MCU其软件开发工具IDE和CPU内核对中断的处理机制等各不相同
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ST-LINK V2 DIY 之 原理图&PCB
废话不多说了，直接上图。原理图，这图也不是我原创的，跟官方开发板上的stlink v2.1相比的话，还是有不一样的地方，但也没动，因为毕竟固件是官方固件，源码不知道，贸然动电路的话，有可能弄巧成拙。板子稍微有点大了，因为布线的时候遵循了MC...
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勇敢的芯伴你玩转Altera FPGA连载62：基于PLL分频计数的LED闪烁实例
勇敢的芯伴你玩转Altera FPGA连载62：基于PLL分频计数的LED闪烁实例特权同学，版权所有配套例程和更多资料下载链接：http://pan.baidu.com/s/1i5LMUUD 如图8.17所示，本实例将用到FPGA内部的PL...
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Timing path相关概念解析
timing path的概念从register clock/input port开始，经过一些combinational logic，终止在register data/output port，组合一下共有四种类型的path：in2reg,i...
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vivado中的propagated clock
P: Propagated G: Generated V: Virtual I: Inverted...
