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基于Xilinx Zynq-7000设计的NI cRIO-9068控制器
作者：RobertBielby—Xilinx战略市场和企业规划高级总监十多年来，NI和Xilinx公司之间的技术合作不断为工程师和科学家提供了进行创新和改变世界的工具。NI为其一代又一代的新产品(如NIFlexRIO模块、CompactRIO控制器)提供最新一代的XilinxFPGA。此外，cRIO-9068软件设计
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Tcl在Vivado中的使用
Vivado是Xilinx最新的FPGA设计工具，支持7系列以后的FPGA及Zynq7000的开发。与之前的ISE设计套件相比，Vivado可以说是全新设计的。无论从界面、设置、算法，还是从对使用者思路的要求，都是全新的。看了大家很多的博文，基本上都是用GUI创建工
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【原创】Vivado Tcl你用过吗？ ——Tcl实现GUI个性化
Vivado Tcl你用过吗？ ——Tcl实现GUI个性化 摘要：本文是采用Tcl脚本，利用Vivado提供的GUI定制接口，将自主命令按钮添加至Vivado工具栏，一键搞定zynq
ps内核的添加。 1、引言 从之前对Vivado...
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【原创】飞思卡尔kinetis kl03芯片
飞思卡尔是越来越小了，飞思卡尔最近推出了新产品kinetiskl03芯片级封装微处理器。KinetisKL03芯片级封装(CSP)MCU是新一代全球最小的ARMPowered®MCU，旨在支持小型智能设备的最新创新。KinetisKL03CSP(MKL03Z32CAF4R)采用超小型1.6x2.0mm²晶圆级CSP，与市场上先前的产品
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【原创】在Vivado HLS中如何优化程序的执行速度
在前面的博文里，我们已经介绍了如何用VivadoHLS把一个C程序快速转换为RTL并导出（请参考http://blog.chinaaet.com/detail/35964），但是当时，我们并没有太关心转换之后代码的效率和执行速度问题。今天我们以含有for循环的程序来说明，代码的执行速度是如何优化的。首
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[pads9.5实战攻略和高速pcb设计] pdf 格式出来了，需要的看过来
这是一本好书，可惜就是售价太高了，而且对走技术的人员来说，随身携带一本这么大，又厚的纸质书籍也是非常不方便。PDF高清电子档书籍为你解决这些问题，只需要5元，而且还是高清PDF格式电子档，随身携带，想看就看。摆脱了在公司画板过程中遇到问题需要晚
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【原创】Vivado设计实战 ——等精度频率计(原理篇)
Vivado设计实战 ——等精度频率计(原理篇) 本篇主要是理论分析，以数字电路的知识为主，涉及一点简单的数学，小白文，大神们请×掉本网页，一笑而过。 1 引 言 传统的数字频率测量方法有脉冲计数法和周期测频法，但这两种方法分别适合测量...
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Windows下删除Ubuntu分区导致系统启动失败
删除Linux分区导致系统启动失败这段时间搞Linux开发，在Windows和Ubuntu之间切来换去的，很麻烦。所以今天晚上准备把Windows+Ubuntu双系统换成Windows+虚拟机，结果犯了一个严重错误，导致系统无法启动，折腾了一晚上总算搞定了，重建了引导分区表，保住了C盘的资
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多图对比：Vivado与ISE开发流程的差异
为了体现Vivado与ISE的开发流程以及性能差异，本文使用了相同的源码、器件，IP核分别用自己软件下的最新版本例化，时钟及管脚约束完全相同。开发流程：建立工程->加入代码->添加IP核->初步综合->添加约束->综合实现附：测试用源
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pads9.5实战攻略与高速pcb设计 PDF 高清扫描 电子版
这是一本好书，可惜就是售价太高了，而且对走技术的人员来说，随身携带一本这么大，又厚的纸质书籍也是非常不方便。PDF高清电子档书籍为你解决这些问题，只需要5元，而且还是高清PDF格式电子档，随身携带，想看就看。摆脱了在公司画板过程中遇到问题需要晚
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【FPGA】LUT LATCH 傻傻分不清楚
LUT（Look-Up-Table）：查找表。LUT本质上就是一个RAM。它把数据事先写入RAM后，每当输入一个信号就等于输入一个地址进行查表，找出地址对应的内容，然后输出。LATCH：就是锁存器。由电平触发，非同步控制。在使能信号有效时latch相当于通路，在使能信号无效时latch保持
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【原创】在Vivado中联合仿真MicroBlaze的外部IP
在MicroBlaze连接了一个外部用HDL书写的IP时，如何验证其功能的正确是非常重要的问题，所以我们来看看在Vivado中是如何对此进行仿真验证的。首先新建一个工程，如图1所示，这里引用的IP是以前自定义的一个（打包方法可以用HDL写然后封装，也可以用systemgenerator生成，
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【原创】在Vivado IPI中用接口推断法自动连接IP
前一篇博文里我们已经讲了如何在SystemGenerator生成并打包自定义IP（http://blog.chinaaet.com/detail/35983），其中我们通过自定义GatewayIn和Gatewayout模块的名字，指定了生成的IP的端口名称，它与其它IP的连接需要我们自己手动配置
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zybo FPGA 点灯
zybo的资料不多,vivado又是一个全新的设计环境,第一次接触xilinx在这个陌生的领域里,沿着前人的足迹一步步前进,同时也留下一点记号,方便后来的人.zybo拿到后,第一个念头就是用FPGA点灯1.安装好开发环境,据知情人士介绍ISE适合于传统的FPGA,而像
