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【原创】Vivado设计实战 ——等精度频率计(原理篇)
Vivado设计实战 ——等精度频率计(原理篇) 本篇主要是理论分析，以数字电路的知识为主，涉及一点简单的数学，小白文，大神们请×掉本网页，一笑而过。 1 引 言 传统的数字频率测量方法有脉冲计数法和周期测频法，但这两种方法分别适合测量...
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Windows下删除Ubuntu分区导致系统启动失败
删除Linux分区导致系统启动失败这段时间搞Linux开发，在Windows和Ubuntu之间切来换去的，很麻烦。所以今天晚上准备把Windows+Ubuntu双系统换成Windows+虚拟机，结果犯了一个严重错误，导致系统无法启动，折腾了一晚上总算搞定了，重建了引导分区表，保住了C盘的资
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多图对比：Vivado与ISE开发流程的差异
为了体现Vivado与ISE的开发流程以及性能差异，本文使用了相同的源码、器件，IP核分别用自己软件下的最新版本例化，时钟及管脚约束完全相同。开发流程：建立工程->加入代码->添加IP核->初步综合->添加约束->综合实现附：测试用源
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pads9.5实战攻略与高速pcb设计 PDF 高清扫描 电子版
这是一本好书，可惜就是售价太高了，而且对走技术的人员来说，随身携带一本这么大，又厚的纸质书籍也是非常不方便。PDF高清电子档书籍为你解决这些问题，只需要5元，而且还是高清PDF格式电子档，随身携带，想看就看。摆脱了在公司画板过程中遇到问题需要晚
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【FPGA】LUT LATCH 傻傻分不清楚
LUT（Look-Up-Table）：查找表。LUT本质上就是一个RAM。它把数据事先写入RAM后，每当输入一个信号就等于输入一个地址进行查表，找出地址对应的内容，然后输出。LATCH：就是锁存器。由电平触发，非同步控制。在使能信号有效时latch相当于通路，在使能信号无效时latch保持
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【原创】在Vivado中联合仿真MicroBlaze的外部IP
在MicroBlaze连接了一个外部用HDL书写的IP时，如何验证其功能的正确是非常重要的问题，所以我们来看看在Vivado中是如何对此进行仿真验证的。首先新建一个工程，如图1所示，这里引用的IP是以前自定义的一个（打包方法可以用HDL写然后封装，也可以用systemgenerator生成，
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【原创】在Vivado IPI中用接口推断法自动连接IP
前一篇博文里我们已经讲了如何在SystemGenerator生成并打包自定义IP（http://blog.chinaaet.com/detail/35983），其中我们通过自定义GatewayIn和Gatewayout模块的名字，指定了生成的IP的端口名称，它与其它IP的连接需要我们自己手动配置
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zybo FPGA 点灯
zybo的资料不多,vivado又是一个全新的设计环境,第一次接触xilinx在这个陌生的领域里,沿着前人的足迹一步步前进,同时也留下一点记号,方便后来的人.zybo拿到后,第一个念头就是用FPGA点灯1.安装好开发环境,据知情人士介绍ISE适合于传统的FPGA,而像
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modelsim中的文件操作—— 大数据测试
在modelsim中不可避免的需要进行文件操作，在窗口中查看代码的操作情况，下面是我自己M序列实验中的一段测试代码 1 integer i,j ,k,m; 2 3 integer m_dataFILE , 4 inda...
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Vivado设计实战 ——等精度频率计（概述篇）
Vivado设计实战 ——等精度频率计（概述篇） 受台风影响，昨晚开始狂风大作，夜里时不时下雨，睡得不是太好，早上又早早被外面的各种噪音吵醒了，干躺着睡不着，干脆起来写点东西，把接下来要做的小项目规划一下。 关于Vivado的基本使用...
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【原创】第九届飞思卡尔智能车竞赛华北赛区和山东赛区一行
最近这两天跑去参加了第九届智能车竞赛的华北和山东两个分赛区，忙活的手忙脚乱的。咳咳，不过不要误会，俺不是去当参赛队员的（想当也当不了了，毕竟不是当年的学生了，虽然还有那股子冲动，呵呵），这次算是换了个角色，以全国组委会的名义参加了这
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【原创】使用端口打包法高效生成Vivado IP
为了更好地使用一个自定义IP，正确定义定义它的端口是非常重要的，所以我们需要了解SystemGenerator中封装IP的方法。在这里我们以端口/管脚接口打包法为例，看看这个是如何创建一个可以在Vivado中使用的IP并验证它的。使用端口/管脚接口打包法的话，GatewayIn和Gatewayo
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FPGA基础学习之PCB板的制作（一）
之前有计划每天晚上找个时间把每天所学的在PCB论坛在自己的博客里写下来，后来觉得把这个学个大概之后再回过头慢慢的总结和回忆可能会更好。至于再次学习PCB的缘由，不用多说，一呢是之前学的不够，二呢这个是基础，FPGA的基础，所以这次花了时间再次好好学习了。本次使
