FPGA中D触发器时间
在FPGA中，边沿检测电路中，都用的是时钟上升沿。满足触发器的建立与保持时间吗？
always@（posedge clk）
begin
b<=a；
c<=b；
end
assign d=！b&c；...
发表于 9/18/2016 1:35:01 PM
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