FPGA中D触发器时间
在FPGA中，边沿检测电路中，都用的是时钟上升沿。满足触发器的建立与保持时间吗？
always@（posedge clk）
begin
b<=a；
c<=b；
end
assign d=！b&c；...
发表于 9/18/2016 1:35:01 PM
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MATLAB fir
用MATLAB生成滤波器的系数文件，在MATLAB首页新建一个脚本 B = [ -90 0 148 219 0 -467 -658 0 1220 1626 0 -2875 -3909 0 8719 17911 21851 17911 871...
发表于 6/15/2016 3:16:32 PM
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慢时钟域采集快时钟域信号，如何解决信号丢失问题
http://blog.chinaaet.com/crazybird/p/5100017025
发表于 4/20/2016 11:08:31 AM
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vivado仿真时出现问题
当用ISIM进行仿真时，报错，
[USF-XSim 62] 'compile' step failed with error(s) while executing 'C:/Users/liuxiaoyu/Desktop/madi/pr...
发表于 4/18/2016 9:56:27 AM
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