verilog中always块延时总结
在上一篇博文中 verilog中连续性赋值中的延时中对assign的延时做了讨论，现在对always块中的延时做一个讨论。观测下面的程序，@0时刻，输入的数据分别是0x13，0x14 。 @2时刻，输入数据分别是0x14，,0...
发表于 6/23/2016 2:27:16 PM
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verilog中连续性赋值中的延时
上次遇到一个问题。写一个testbench需要移动两个时钟之间的相位。后来一想，貌似我们都是这么写clock的always #（`P/2） clk = ~clk 我的两个时钟都是这么写，只是p不一样，那相位怎么移动呢？于是就追究起 ...
发表于 6/15/2016 2:26:05 PM
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verilog中读取文件中的字符串
今天给个程序大家玩玩。因为今天遇到一个问题，就是要向UART发送指令，指令非常多，都是字符串。一直copy 函数 UART ("COMM_1"); UART ("COMM_2");........可是指令有好几十个哦。如果遇上百个岂不是...
发表于 4/15/2016 2:24:59 PM
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Verilog实现IIC通讯第二版
HMC5883三轴磁力传感器IIC通讯模块的VerilogHDL的实现上一版并没有实现我想要的功能 0.0.1版
发表于 8/14/2013 1:56:52 PM
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Verilog中的标点
在Verilog中有时候会误用的上引号1，define 中的 `define INITIAL 0 这个单引号用的是键盘左上角的那个单引号，其实就是一个小撇。2，4'd0 这个 用的是才是叫真正的单引号吧，我想。因为它...
发表于 7/21/2013 1:55:37 PM
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