【原创】从零开始学习FPGA-----复杂计数器练习
【原创】从零开始学习FPGA-----复杂计数器练习1.复杂计数器练习1)模块时钟是100M。dout的依次如下变化：a第一阶段时间是20us。此时如果din_vld出现超过50ns的高电平脉冲，则dout输出10ns的高电平；b第二阶段时间是40us。此时如果din_vld出现超过100ns的高电平脉冲，则do
发表于 2016/5/24 23:48:28
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