Power-up Trigger of SignalTapII ELA
SignalTapII使用点滴（1）记录一下使用SignalTapII探测器件上电初期运行状况。SignalTapII可以实时调试FPGA，给FPGA设计调试带来了极大的便利。通常情况下，SignalTapII只能探测当其Run起来以
发表于 11/27/2011 9:17:34 PM
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使用QII中的PowerPlay Power Analyzer估算FPGA功耗
概述Altera提供了早期FPGA设计功耗估算工具-EPE，当设计基本完成时候，Altera的设计软件QuartusII提供PowerPlayPowerAnalyzer工具给设计者进行功耗估算。EPE是一个EXEL表格，在Altera的网站上可以下载得到。PowerPlayPowerAnalyzer是以门级仿真的输出作为输入来分析估算
发表于 11/27/2011 9:13:30 PM
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如何使用QII中In-System Memory Content Editor
In-SystemMemoryContentEditorQuartusII提供工具实时修改存储器中的存储值，这就是In-SystemMemoryContentEditor。首先分析该工具的好处和限制，
发表于 11/20/2011 9:40:07 PM
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使用In-System Sources&Probes进行调试
之前写过如何使用QII中In-SystemMemoryContentEditor，今天使用了一下In-SystemSources&Probes，总结一下使用体会。顾名思义，在系统源和探测器主要包含两部分，一是驱动源，二是探测器。经由Jtag口该工具通过探测器（Probes）最多可以观察256个信号的状态，通过源
发表于 11/20/2011 9:30:50 PM
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关于Receiver中Byte Ordering的设置
Altera的Transciever中的ByteOrdering设置用的较少,但是在现实调试中经常发现Reciever接收到的数据会字节颠倒,甚至于字节混乱,虽然Altera在Transceiver中提供了WordAligner和RateMatchFIFO,感觉那些自动调整不能100%解决问题.研究B
发表于 11/20/2011 9:21:38 PM
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谈谈Altera FPGA的配置
不管Xilinx还是Altera，FPGA的配置模式或者方法多样，尤其是Altera器件，什么AS模式、PS模式、FPP模式、AP模式等等。一般逻辑设计者可能不会关心到硬件的设计，但是FPGA的硬件设计者对于FPGA的配置设计是一个基本要求，当然一般不可能要求每个FPGA硬件设计者对每一种配
发表于 11/20/2011 9:14:18 PM
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参考实例---收集一些经过验证的参考实例
收集一些经过验证的参考实例1、第一个上NIOSII的例子，包含了以下实例：a、对SDRAM定制控制；b、用户自制核挂靠NIOS核（IIC、VGA等）：part11238208327422.rar、part21239793146990.rar、part31240688893872.rar、part41241843153704.rar。2、第二个例子，是关于FPGA实
发表于 11/10/2011 10:17:43 PM
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关于Assert、Deassert等几个概念
读E文经常会碰到一些关键术语，平时都没有特别留意，最近在拜读Sunburst上关于异步FIFO的paper的时候发现里面大量使用了assert、de-assert等。既然“撞见”了，那就把它弄透吧。1、Assert（Asserting、Asserted），De-assert（Deassert、deasserting、deasser
发表于 11/8/2011 9:26:54 PM
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重读《异步FIFO结构》
项目中多处需要用到FIFO，傻瓜式的调用Altera的库即可完成设计。为了深入了解FIFO的结构，上网找了些资料。异步FIFO只能自己写。一、关于同步FIFO1、在前面的日志里贴出了一个从网上找的同步FIFO的原代码，本人进行了稍微修改，原始的文章为：1434138413465.rar，文章名
发表于 11/8/2011 9:24:42 PM
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关于格雷码和格雷码计数器
由于在异步fifo设计中要用到格雷码计数器，所以先来了解一下什么是格雷码吧。1、什么是格雷码？google搜索一下不难找到答案：格雷码（英文：GrayCode,Gr
发表于 11/8/2011 8:56:32 PM
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看了ilove的异步复位同步释放博文有感
在博文中特权TX介绍说“Altera推荐的双层叠复位方式”，并且提供了基于Verilog的源代码。最近设计中有异步复位，就直接引用特权同学的代码，改成VHDL使用。代码如下：libraryIEEE;useIEEE.std_logic_1164.all;useI
发表于 11/8/2011 8:45:16 PM
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Altera教程里System Verilog 异步复位同步释放疑问(转自本人EDN)
在看SystemVerilogwithQII的时候，有两个胶片介绍了异步复位同步释放，下图是原理图：Altera官方教程给出的代码如下：modulereset_gen(outputrst_sync_n,inputclk,rst_async_n);logicrs
发表于 11/8/2011 10:06:25 AM
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PRBS验证
在高速设计中为了测试高速串行通道传输的误码率，通常通过发送PRBS码来进行测试。对于PRBS的原理以及PRBS码的产生这里不做描述，今天主要论述一下PRBS的验证。PRBS的验证就是PRBS的产生的反过程，具体方法是Transceiver接收端首先将收到的数据寄存一拍（并行数据），将
发表于 11/6/2011 9:37:42 PM
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VHDL写的同步FIFO(已调试通过的原代码)
--------------------------------------------------------------------------------------------Designer:JerryWang--Date&n
发表于 11/6/2011 9:35:26 PM
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FFT兆核函数
无聊的时候翻译了Altera的FFT核UG，英文水平有限，错漏难免一、FFT兆核函数的应用1.系统要求本文主要以FFT2.2.1为基础，该版本兆核函数需要下列硬件和软件配置：l装有Windows2000/XP，企业版R
发表于 11/6/2011 9:33:20 PM
阅读（2964）
