参考实例---收集一些经过验证的参考实例
收集一些经过验证的参考实例1、第一个上NIOSII的例子，包含了以下实例：a、对SDRAM定制控制；b、用户自制核挂靠NIOS核（IIC、VGA等）：part11238208327422.rar、part21239793146990.rar、part31240688893872.rar、part41241843153704.rar。2、第二个例子，是关于FPGA实
发表于 11/10/2011 10:17:43 PM
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关于Assert、Deassert等几个概念
读E文经常会碰到一些关键术语，平时都没有特别留意，最近在拜读Sunburst上关于异步FIFO的paper的时候发现里面大量使用了assert、de-assert等。既然“撞见”了，那就把它弄透吧。1、Assert（Asserting、Asserted），De-assert（Deassert、deasserting、deasser
发表于 11/8/2011 9:26:54 PM
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重读《异步FIFO结构》
项目中多处需要用到FIFO，傻瓜式的调用Altera的库即可完成设计。为了深入了解FIFO的结构，上网找了些资料。异步FIFO只能自己写。一、关于同步FIFO1、在前面的日志里贴出了一个从网上找的同步FIFO的原代码，本人进行了稍微修改，原始的文章为：1434138413465.rar，文章名
发表于 11/8/2011 9:24:42 PM
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关于格雷码和格雷码计数器
由于在异步fifo设计中要用到格雷码计数器，所以先来了解一下什么是格雷码吧。1、什么是格雷码？google搜索一下不难找到答案：格雷码（英文：GrayCode,Gr
发表于 11/8/2011 8:56:32 PM
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学习Debussy，并与ModelSim交互体验
一、概述初次接触Debussy，在网上搜索了一些资料，发现Debussy的使用者并不多，edacn的论坛Modelsim主论坛中有个Debussy的子论坛，不过发现里面的人气并不高。另外，Novas公司现在推的是Verti，我使用的版本是2004年出
发表于 11/8/2011 8:48:09 PM
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看了ilove的异步复位同步释放博文有感
在博文中特权TX介绍说“Altera推荐的双层叠复位方式”，并且提供了基于Verilog的源代码。最近设计中有异步复位，就直接引用特权同学的代码，改成VHDL使用。代码如下：libraryIEEE;useIEEE.std_logic_1164.all;useI
发表于 11/8/2011 8:45:16 PM
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Altera教程里System Verilog 异步复位同步释放疑问(转自本人EDN)
在看SystemVerilogwithQII的时候，有两个胶片介绍了异步复位同步释放，下图是原理图：Altera官方教程给出的代码如下：modulereset_gen(outputrst_sync_n,inputclk,rst_async_n);logicrs
发表于 11/8/2011 10:06:25 AM
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PRBS验证
在高速设计中为了测试高速串行通道传输的误码率，通常通过发送PRBS码来进行测试。对于PRBS的原理以及PRBS码的产生这里不做描述，今天主要论述一下PRBS的验证。PRBS的验证就是PRBS的产生的反过程，具体方法是Transceiver接收端首先将收到的数据寄存一拍（并行数据），将
发表于 11/6/2011 9:37:42 PM
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VHDL写的同步FIFO(已调试通过的原代码)
--------------------------------------------------------------------------------------------Designer:JerryWang--Date&n
发表于 11/6/2011 9:35:26 PM
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FFT兆核函数
无聊的时候翻译了Altera的FFT核UG，英文水平有限，错漏难免一、FFT兆核函数的应用1.系统要求本文主要以FFT2.2.1为基础，该版本兆核函数需要下列硬件和软件配置：l装有Windows2000/XP，企业版R
发表于 11/6/2011 9:33:20 PM
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NIOSII 使用点滴
在使用niosii有一些问题以及一些体会，摘录在此：1、NIOSIIIDE写C代码的时候一行末尾斜杠“\”代表一句代码中本行写不完，两行代码或多行代码是一句。2、如何在NIOSII中操作PIO?举个例子来说明，运行NIOSIIIDE向导，在NIOSII下新建一个hello_led的工程。其中H
发表于 11/6/2011 8:58:47 PM
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Altera高速Transceiver-GXB使用
GXB应用点滴体会1、StratixGXGXB时钟注意事项1）、REFCLKfromTransceiverblock0andTransceiverblock4doesnotdrivetheIQlineandGCLK；2）、IQline0andIQline1drivethetrasmitterPLL，whileIQline2drivetherecieverPLL;&
发表于 11/5/2011 10:14:47 PM
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也读Tilera 64核处理器（转）
今天看到了服务器频道的文章《http://server.it168.com/server/2007-08-23/200708230952472.shtml》介绍的是一款带有64个可编程内核、90nm工艺的RISC处理器——Tile64。这款处理器的主频为600MHz和1GHz之间，总体功耗不过19.2W。但是目前这并非是一个通用处理
发表于 11/5/2011 10:10:54 PM
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FPGA外挂SDRAM操作调试摘记
1.SDRAM的读周期ACTIVE------ReadCommand------CASDelay-------DataOut--------AutoPrecharge-------Idle2.SDRAM的写周期ACTIVE------WriteCommand------DataIn--------AutoPrecharge-------A
发表于 11/4/2011 1:28:14 PM
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