源同步接口时序分析与相移计算一例
源同步接口时序分析与相移计算一例曾经有一次，一个朋友在那里感慨：做人真累，要结婚要生子、要买房……。做工程师也很累，有做不完的项目，一个接一个，所面对的问题也是一个接一个，真叫没完没了。其实不然，做项目和做人本身没有太多牵连，只不过他们都
发表于 2011/1/11 9:39:50
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存储器实现方式转换
存储器实现方式转换最近在搭建一个系统中遇到了一些问题，使用的FPGA器件逻辑资源很充足，而内嵌存储器资源却相当紧张。因此在优化内部RAM使用率时，正如《榨干FPGA偏上存储资源》（http://blog.ednchina.com/ilove314/1811482/message.aspx）一文所分析的，发现了有些
发表于 2010/10/13 13:47:06
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巧设Toggle Rate避开规则检查
发表于 2010/8/23 11:03:19
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图片显示速度测试报告
发表于 2010/8/20 21:37:11
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Cyclone III原型开发调试
最近设计的CycloneIII原型板是特权同学第一次接触CycloneIII的器件。原理图、PCB绘制、管脚分配上都碰到了一些问题，这些问题或多或少都是由于个人对新器件不熟悉、设计的时候有一些粗心大意造成的。主要针对板级的硬件设计，这里凌乱的罗列一下，做一点总结，今后要多
发表于 2010/8/17 10:15:22
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仲裁逻辑设计要点
前阵子，特权同学提过希望找一些仲裁逻辑设计方面的资料，用中文在google中搜索“仲裁逻辑”，结果很令人失望，除了一些PCI总线仲裁方面的论文只言片语的谈到那么点详细的仲裁设计细节外，其他的文章基本无任何参考价值。不过，树挪死人挪活，咱可以改用Engli
发表于 2010/8/12 13:39:35
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榨干FPGA片上存储资源
发表于 2010/8/11 10:39:37
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数据吞吐量预估
发表于 2010/8/10 14:48:25
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守株待兔，收效显著
先就事论事，说说特权同学如何守株待兔，再岔开来总结下最近的工作。仿真是FPGA开发过程中必不可少的一步，甚至是需要在整个开发过程中反反复复进行的一步。因为很显然，那么一大摞逻辑关系，光靠解读代码很容易让人眼花缭乱、思维混乱。编写一套实用的测试脚本，
发表于 2010/8/9 13:48:20
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（计划+总结）×高效
过去从来没有思考过这样的问题，也从没有想过要强加给自己一个写计划和写总结（书面化）的任务。虽然好像自己曾经有一段时间喜欢拿张白纸把当天或近期的工作事项罗列一下，然后每完成一个就勾选一下；喜欢写博文也算是一种总结，对项目的总结，实际上是对设计本身的一个
发表于 2010/7/25 18:18:49
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AV视频信号采集显示
发表于 2010/7/25 0:03:54
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PAL视频去隔行处理
发表于 2010/7/25 0:01:25
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不可无视异步清除信号
接着上次AV图像显示，当时的现象是图像时不时的错位显示（视觉上就是瞬间错位的显示闪烁）。让特权同学很是纳闷了两天有余，顺着整个数据流的方向从输入的芯片时钟VCLK找起，到内部的帧解码，再到跨时钟交换数据的FIFO，最后怀疑SDRAM的读写时序方面。并且不断的重新查
发表于 2010/7/22 19:39:17
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