vivado中PS-PL时钟倍频问题
问题描述：用zynq7020控制一个ADC，发现采样的数据总是实际值的1/2，ps侧启动的是linux系统；如果是用jtag直接控制的话，采样值就是正确的。测试中发现给adc的clk从20mhz变成了40mhz，这个adc工作时钟最大只能到...
发表于 2016/12/13 20:06:12
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vivado中通过AXI配置可调时钟输出
项目需要：实现一个可调的时钟，来探测实验对象的速率边界。范围1mhz-50mhz。现在时钟的产生一般都是PLL(Phase Locked Loop)实现的。锁相环通常由鉴相器（PD）、环路滤波器（LF）和压控振荡器（VCO）三部分组成。模拟...
发表于 2016/11/16 16:27:26
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