明德扬至简设计法设计的IP核加法器
明德扬至简设计法设计的IP核加法器，在Quartus II 和ISE中都有加法器的IP core，可以完成无符号数和有符号数的加、减法，支持有符号数的补码、原码操作及无符号数的加、减操作，引入了最佳流水线操作，可以方便的为用户生成有效的加法...
发表于 5/11/2017 5:38:07 PM
阅读（3617）
基于ALTERA实现的8位串行乘法器
明德扬至简设计法设计的8位串行乘法器，利用左移，然后相加，根据二进制数的权位来决定左移几位，实际上乘法结果就是被乘数乘以每一位乘以模（10）的N次方的累积和。
发表于 5/11/2017 5:31:10 PM
阅读（2632）
DDS信号发生器的实现
一、功能描述本工程实现DDS直接数字式频率合成器，利用正弦波相位线性增加的特点，产生正弦波和余弦波。本工程主要由3部分组成：相位累加器，相位幅度转换，数模转换器DAC（FPGA外部实现）。其中，相位累加器的高10比特用于ROM的索引地址。二...
发表于 4/18/2017 11:10:36 AM
阅读（1861）
串行结构的FIR滤波器设计
一、功能描述FIR滤波器，即有限脉冲响应滤波器，顾名思义，是指单位脉冲响应的长度是有限的滤波器。而根据FIR滤波器的结构形式，分为直接型、级联型、频率取样型和快速卷积型。其中直接型又可以采用串行结构、并行结构、分布式结构。本案例实现了具有线...
发表于 4/18/2017 11:03:52 AM
阅读（2893）
基于至简设计法实现的万年历功能
一、功能描述1、上板复位后从元年1月1号开始计数，为方便上板调试，将一天的时间压缩为1秒；2、按键用于设置日历，按下按键0进入设置状态，再次按下按键0退出设置状态；3、按键1来选择想要设置的年月日的各个位；4、按键2在设置状态进行计数设置，...
发表于 3/16/2017 5:49:37 PM
阅读（2346）
【明德扬劲爆分享】基于至简设计法实现的红外接收 verilog
明德扬分享的红外接收工程，该工程甚至至简设计法实现，已经在板子上亲测可用。需要该功能的，添加verilog文件就可以使用了。
发表于 2/24/2017 4:20:37 PM
阅读（2505）
基于至简设计法的数字时钟设计
基于至简设计法的数字时钟设计明德扬科技教育有限公司 官 网：www.mdy-edu.com淘 宝：mdy-edu.taobao.comQQ 群：97925396 至简设计法数字时钟视频链接：http://www.mdy-edu....
发表于 2/15/2017 4:09:31 PM
阅读（2290）
6个小视频读懂FPGA
1.笔试面试必看FPGA视频《6个小视频读懂FPGA》www.youku.com/playlist_show/id_22496370.html?qq-pf-to=pcqq.c2c。零基础学习：200个《点拨FPGA系列》课程。点击链接yun...
发表于 3/5/2016 3:14:47 PM
阅读（2154）
【原创】明德扬点拨FPGA高手进阶--第一章软件介绍及安装-3. Gvim
发表于 12/8/2015 4:20:15 PM
阅读（3009）
【原创】明德扬点拨FPGA高手进阶--第一章软件介绍及安装-2. Questasim
发表于 12/8/2015 4:15:17 PM
阅读（4040）
【原创】明德扬点拨FPGA高手进阶--第一章软件介绍及安装-1. Quartus II
发表于 12/8/2015 4:08:57 PM
阅读（2464）
