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助力中国芯片业崛起,潘文明2017全国高校FPGA巡讲开幕

智能时代的到来,令芯片的需求与日剧增。中国每年均需消耗占全球四成以上的芯片,成为最大的芯片需求国。据海关总署数据,截至2017年10月底,本年度中国集成电路进口金额已高达2071.97亿美元。由于部分芯片还存在需求缺口,实际需要进口的芯片比...

让我们一起打起FPGA工程师就业保卫战

就业,已经成为了一个没有硝烟的战场。参与这场战争的每一个人的最终目的就是取得胜利(找到满意的工作并能生存发展下去)。某种意义上,我们可以把FPGA设计看成职场竞争中的一个优秀兵种,其具备的诸多优势,在这里不做过多说明。就FPGA学习者而言,...

FFT至简设计法实现法_FFT算法_蝶形运算_fpga

DIT-FFT至简设计实现法1、 DIT-FFT算法的基本原理有限长序列的N点DFT定义为:,式中。DFT在实际应用中很重要,但是如果直接按DFT变换进行计算,当序列长度N很大时,计算量会非常大,所需时间也很长,因此常用的是DFT的一种...

用至简设计法进行PWM流水灯设计

脉冲宽度调制(pulse width modelation)简称PWM,利用微处理器的数字输出来对模拟电路进行控制的一种非常有效的技术,广泛应用在从测量、通信到功率控制与变换的许多领域中脉冲宽度调制是利用微处理器的数字输出来对模拟电路进行控...

【潘文明至简设计法系列教程】D触发器、波形、代码

在学习verilog之前,我们先学习一下D触发器以及它的代码。FPGA的设计基础是数字电路,因此很多同学会认为我们要先学好数字电路之后,才学习FPGA。但是,数字电路教材的内容很多.例如:JK触发器、RS触发器、真值表、卡诺图等。但是,这里...

基于ALTERA实现的8位verilog加法器

明德扬至简设计法设计的8位加法器

明德扬至简设计法设计的IP核加法器

明德扬至简设计法设计的IP核加法器,在Quartus II 和ISE中都有加法器的IP core,可以完成无符号数和有符号数的加、减法,支持有符号数的补码、原码操作及无符号数的加、减操作,引入了最佳流水线操作,可以方便的为用户生成有效的加法...

基于ALTERA实现的8位串行乘法器

明德扬至简设计法设计的8位串行乘法器,利用左移,然后相加,根据二进制数的权位来决定左移几位,实际上乘法结果就是被乘数乘以每一位乘以模(10)的N次方的累积和。

基于ALTERA实现的4位流水线乘法器

明德扬至简设计法设计的4位流水线乘法器,比串行乘法器速度快很多。

基于ALTERA实现的16位复数乘法器

明德扬至简设计法设计的16位复数乘法器,比一般乘法器更加节省乘法器资源。

DDS信号发生器的实现

一、功能描述本工程实现DDS直接数字式频率合成器,利用正弦波相位线性增加的特点,产生正弦波和余弦波。本工程主要由3部分组成:相位累加器,相位幅度转换,数模转换器DAC(FPGA外部实现)。其中,相位累加器的高10比特用于ROM的索引地址。二...

串行结构的FIR滤波器设计

一、功能描述FIR滤波器,即有限脉冲响应滤波器,顾名思义,是指单位脉冲响应的长度是有限的滤波器。而根据FIR滤波器的结构形式,分为直接型、级联型、频率取样型和快速卷积型。其中直接型又可以采用串行结构、并行结构、分布式结构。本案例实现了具有线...

基于至简设计法实现的万年历功能

一、功能描述1、上板复位后从元年1月1号开始计数,为方便上板调试,将一天的时间压缩为1秒;2、按键用于设置日历,按下按键0进入设置状态,再次按下按键0退出设置状态;3、按键1来选择想要设置的年月日的各个位;4、按键2在设置状态进行计数设置,...

【明德扬劲爆分享】基于至简设计法实现的红外接收 verilog

明德扬分享的红外接收工程,该工程甚至至简设计法实现,已经在板子上亲测可用。需要该功能的,添加verilog文件就可以使用了。

基于至简设计法的数字时钟设计

基于至简设计法的数字时钟设计明德扬科技教育有限公司 官 网:www.mdy-edu.com淘 宝:mdy-edu.taobao.comQQ 群:97925396 至简设计法数字时钟视频链接:http://www.mdy-edu....