从SignalTap II中获取“最真实”的仿真测试向量
在实际工作中，经常会遇到这样的情况：在硬件调试中采用SignalTapII反复多次编译并最终捕获到问题的原因时，才会发现，原来这个问题是逻辑问题，是可以在仿真环境下发现并快速解决的。先前没能从仿真中发现这个问题，要么是因为尚未或难以创建对应的测试向量，要么是因
发表于 4/30/2010 11:24:31 AM
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关于FPGA硬件调试的三个问题
1.Q：采用Synplify综合时，如何在SignalTapII中获得对信号的最佳的可观察性？A：我采用了一个“土”方法：在Synplify的源文件列表中把要观察的模块对应的文件删除，这样Synplify在综合时就会把该模块当作“BlackBox”，然后把生
发表于 4/30/2010 11:20:35 AM
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使用SingalTap II的波形导出功能
发表于 4/28/2010 2:20:38 PM
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这不就是“可综合的断言监控器”么？！
发表于 4/28/2010 11:21:13 AM
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加快SignalTAP II编译过程的小技巧
使用StartAnalysis&Elaboration代替StartAnalysis&Synthesis可以显著缩短编译时间，对于添加节点来说，效果是相同的。原理如下：ripleGototheProcessingmenu,pointtoStartandselectStartAnalysis&Elaborationtocompilethedesign.Beforeyoucanconnectt
发表于 4/28/2010 9:51:09 AM
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使用SignalTAP II必须要关闭的编译选项
以前遇到过几次类似问题，只知道关闭一下就可以通过，但是没搞清原理。在Altera的一篇文档里找到了答案：IntheSettingsdialogbox,undertheCompilationProcessSettingssection,selectIncrementalCompilation.SettheIncrementalCompilationoptiontoOff.ByturningofftheInc
发表于 4/28/2010 9:50:14 AM
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如何在SignalTAP II中保留特定节点
在使用SignalTAPII的过程中，我经常发现一些用于调试的逻辑（比如调试用的计数器）会被优化掉，不能出现在调试波形中。在Altera的一篇文档中，发现了以下关键信息：Inthelogicsynthesisstage,theQuartusIIsoftwaremayoptimizeawaysignalsthatyouaretryingtoanalyzewitht
发表于 4/28/2010 9:49:28 AM
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锲而不舍--使用signaltapII调试FPGA设计中的bug
工作以来，学到的最有用的调试方法就是：锲而不舍，一条路走到底。（马老师）学到的最有用的调试格言就是：“三心：细心、耐心和责任心”。（库哥）我采用signaltap的通常步骤是：1.勘查现场。bug通常不是系统停顿的直接原因；bug发生时，系统按照正常的协议
发表于 4/23/2010 5:05:41 PM
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资源受限--使用signaltapII调试FPGA设计中的bug
FPGA的资源是有限的。设计已经占用了可观的资源（%的LE，%的MB），signaltap还要和设计抢占资源。“抢占”在这里是很贴切的，既包括抢占LE、MB，还包括布局资源和布线资源。我把“抢占”造成的影响叫做“测不准原理”。这一原理是贯穿sig
发表于 4/23/2010 4:34:27 PM
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使用signaltapII调试FPGA设计中的bug
我工作一年多以来一直从事FPGA的开发和调试。我是一年前开始使用signaltapII调试工具的。这一年来，通过使用这个工具解决了不少工作中的问题，发现并干掉了原设计中的不少bug。刚开始调试时总是胡乱设置一通，查找bug全凭运气；渐渐地有了一些经验，知道先观察哪些信号
发表于 4/23/2010 4:31:55 PM
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